關于自動布局布線及SOC簡介2024/4/212024/4/226.1自動布局布線

自動布局布線定義自動布局、布線是將門級網表（netlist）轉換成版圖（layout），并對各個電路單元確定其幾何形狀、大小及位置，同時要確定

單元之間的連接關系方法有兩種，一種是手工畫版圖實現，另一種是用自動布局布線工具實現（AutoPlaceandRoute，APR）VLSI設計的自動布局、布線必須借助EDA工具完成比較著名的自動布局、布線工具：AVant！/Synopsys的ApolloII、Cadence、Synopsys、Mentor等公司的工具。在Cadence中進行布局規劃的工具為Preview，進行自動布局布線的引擎有四種：BlockEnsemble、CellEnsemble、GateEnsemble和SiliconEnsemble，其中，BlockEnsemble適用于宏單元的自動布局布線，CellEnsemble適用于標準單元或標準單元與宏單元相混合的布局布線，GateEnsemble適合于門陣列的布局布線，SiliconEnsemble主要用在標準單元的布局布線中。第2頁,共36頁，2024年2月25日，星期天2024/4/23自動布局布線流程標準單元庫按電路種類劃分核心邏輯單元庫I/O單元硬核模塊生成器按設計階段劃分邏輯綜合庫單元的仿真庫物理版圖庫延時模型庫門級網表布局規劃預布線布局時鐘樹布線自動布局布線過程設計約束工藝庫數據準備和輸入版圖數據輸出DRC&LVS第3頁,共36頁，2024年2月25日，星期天2024/4/24數據準備和輸入網表(netlist):由邏輯綜合工具生成的，以標準邏輯單元表示的邏輯網絡（EDIF網表）標準邏輯單元庫/工藝庫：由EDA/Foundary廠商合作提供；如：ArtisanComponents的TSMC0.25umCMOS標準單元庫和輸入/輸出單元庫)

標準邏輯單元庫的庫單元種類繁多，形式多樣，以滿足不同階段的ASIC設計的需求設計約束芯片的總體功耗、時序要求和面積第4頁,共36頁，2024年2月25日，星期天2024/4/25布局規劃、預布線、布局布局規劃是面向物理版圖的劃分，不同于邏輯設計時模塊的劃分。布局規劃可估算出較為精確的互連延遲信息、預算芯片的面積，分析布線的稀疏度。布局規劃從版圖上將芯片設計劃分為不同的功能塊，布置輸入/輸出端口，對功能塊、宏模塊、芯片時鐘及電源分布進行布局方案設計，根據設計要求對一些單元或模塊之間的距離進行約束和控制。在深亞微米設計中，合理的總體布局規劃可以提高綜合的連線延遲模型的準確性，從而更快的達到時序收斂，減少設計的重復。第5頁,共36頁，2024年2月25日，星期天2024/4/26預布線預布線的目的就是要在版圖設計上為布線留必要的通道預布線包括宏單元的電源、地、信號的布線，焊盤單元的布線及芯片核心邏輯部分的電源環、電源網絡的布線布線通道的不同劃分電源分配一般結構某32位微處理器電源總線第6頁,共36頁，2024年2月25日，星期天2024/4/27布局布局就是進行網表中單元的放置，這一步可以使用綜合時產生的時序約束來驅動布局，以使布局后的連線延遲更接近綜合的連線延遲模型，更快的達到TimingClosure

。布局要求將模塊在滿足一定的目標函數的前提下布置在芯片上的適當位置，并要求芯片面積最小、連線總長最短、電性能最優并且容易布線。第7頁,共36頁，2024年2月25日，星期天2024/4/28時鐘樹綜合在芯片版圖設計中，時鐘樹的設計是非常重要的，數字系統中一切的電路行為都是在時鐘的嚴格同步下進行的。系統中的時鐘負載很大，而且遍布整個芯片。這樣就造成了較大的本地時鐘間的相對延時，也叫時鐘偏斜(ClockSkew)，時鐘偏斜嚴重影響電路的同步，會造成時序紊亂。延時延時最大芯片平面時鐘輸入延時為零abdc第8頁,共36頁，2024年2月25日，星期天2024/4/29時鐘樹時鐘樹綜合就是為了保證時鐘的設計要求，對芯片的時鐘網絡進行重新設計的過程，包括:時鐘樹的生成緩沖的插入時鐘網絡的分層時鐘網絡形式最常用的時鐘網絡是H-樹和平衡樹最常用的兩種時鐘網絡時鐘樹主干時鐘樹主干時鐘源時鐘源第9頁,共36頁，2024年2月25日，星期天2024/4/210一些時鐘樹的實例不含時鐘樹零歪斜時鐘樹可變時間時鐘樹第10頁,共36頁，2024年2月25日，星期天2024/4/211時鐘樹插入及增加驅動器時鐘信號延時與具體的版圖密切相關，所以在邏輯綜合的時候一般忽略時鐘的處理，而在布局布線設計中進行插入時鐘樹操作。為了實現時鐘延時的總體平衡，對時鐘信號進行樹狀插入驅動(buffer)。一個插入驅動的時鐘分配樹DECAlpha21164CPU時鐘樹的例子第11頁,共36頁，2024年2月25日，星期天2024/4/212布線布線是根據電路連接的關系，在滿足工藝規則和電學性能的要求下，在指定的區域內完成所需的全部互連，同時盡可能地對連線長度和通孔數目進行優化。完成預布線以后，一些特定網絡的布線，如時鐘、總線等一些關鍵路徑需要嚴格保證其時序要求；在布線中，這些關鍵路徑的布線被賦予較高的優先級，有時甚至進行手工布線。全局布線布線工具首先把版圖區域劃分為不同的布線單元，同時建立布線通道；對連線的網絡連接方向和占用的布線資源(布線通道和過孔)、連線的最短路徑等進行確定；對布線的擁塞程度進行估計，調整連線網絡過度擁塞的部分。第12頁,共36頁，2024年2月25日，星期天2024/4/213版圖檢查與驗證DRC:DesignRuleCheck設計規則檢查ERC:ElectronicRuleCheck電學設計規則LVS:LayoutvsSchematicCheck網表一致性檢查版圖設計規則檢查網表與參數提取版圖網表電學規則檢查后仿真網表一致性檢查原理圖網表第13頁,共36頁，2024年2月25日，星期天2024/4/214設計規則檢查(DRC,DesignRuleCheck)設計規則是以器件的特征尺寸為基準，根據制造工藝水平及其它考慮，制定出的一整套關于各掩膜相關層上圖形自身尺寸及圖形間相對尺寸的允許范圍。設計規則檢查則是檢查版圖中各掩膜相關層上圖形的各種尺寸，保證無一違反規定的設計規則。設計規則的范圍很寬，項目繁多，但其中多數規則是關于圖形邊與邊之間的距離規范，包括寬度檢查、面積檢查、內間距檢查和外間距檢查。第14頁,共36頁，2024年2月25日，星期天2024/4/215電學設計規則(ERC,ElectronicRuleCheck)電學設計規則檢測出沒有電路意義的連接錯誤，（短路、開路、孤立布線、非法器件等），介于設計規則與行為級分析之間，不涉及電路行為實現：提取版圖網表，ERC軟件網表提取工具：邏輯連接復原第15頁,共36頁，2024年2月25日，星期天2024/4/216網表一致性檢查(LVS,LayoutvsSchematicCheck)LVS是指把從版圖中根據器件與節點識別提取出的電路同原設計的電路進行對比檢查，要求兩者在結構上達到一致。LVS要對比檢查的結構單元，版圖中提取出的電路和原設計的網表必須化作同一形式的網表結構，即相同形式的結構單元的互聯，兩者才具有可比性。如果兩者不一致，其錯誤大體分為兩類：不一致點（節點不一致、器件不一致）失配器件實現：網表提取，LVS軟件第16頁,共36頁，2024年2月25日，星期天2024/4/217后仿真是指版圖完成后提取芯片內部寄生參數后的得到最準確的門延時和互連線延時的仿真。后仿真包括：邏輯仿真、時序分析、功耗分析、電路可靠性分析等輸出結果所有檢查驗證無誤，布圖結果轉換為GDSII格式的掩膜文件。然后通過掩膜版發生器或電子束制版系統，將掩膜文件轉換生成掩膜版。后仿真設計成功！第17頁,共36頁，2024年2月25日，星期天2024/4/2186.2SOC技術簡介基本概念SOC：Systemonchip片上系統系統集成芯片Soc基本特征：SOC是VLSI技術的最新產物。SOC是實現現代電子系統的重要途徑。SOC技術涉及：集成電路制造技術；設計技術；電子系統設計理論；軟件工程等。SOC芯片采用超深亞微米（VDSM）或納米IC制造技術。SOC的復雜性！絕大多數設計廠商不可能覆蓋全部技術領域，不可能也沒有必要在設計上完全采用自主設計方法。大量采用IP核來完成設計已成為一種趨勢。第18頁,共36頁，2024年2月25日，星期天2024/4/219IP核軟核是用可綜合的RTL描述或者通用庫元件的網表形式表示的可復用模塊。用戶須負責實際的實現和版圖。固核是指在結構和拓撲針對性能和面積通過版圖規劃，甚至可用某種工藝技術進行優化的可復用模塊。它們以綜合好的代碼或通過庫元件的網表形式存在。硬核是指在性能、功率和面積上經過優化并映射到特定工藝技術的可復用模塊。它們以完整的布局布線的網表和諸如GDSII（一種版圖數據文件格式）格式的固定版圖形式存在。分類可移植性聯合性易用性價格軟核好高高高固核中中中中硬核差低低低第19頁,共36頁，2024年2月25日，星期天2024/4/220SOC組成結構用戶設計的算法模塊CPU模塊DSP模塊Memory模塊模-數轉換器(ADC)、數-模轉換器(DAC)鎖相環(PLL)運算放大器(OpAmp)電壓調節器(BandapVoltageReference)晶振單元直流電壓轉換器(DC-DCconverter)I/O模塊無線傳輸模塊圖像處理模塊第20頁,共36頁，2024年2月25日，星期天2024/4/221SOC組成結構第21頁,共36頁，2024年2月25日，星期天2024/4/222SOC應用領域第22頁,共36頁，2024年2月25日，星期天2024/4/223SOC設計SOC芯片設計:芯片設計==系統設計;SOC的設計包括：芯片設計測試方法設計軟件系統設計PCB板設計系統和分系統設計SOC的設計涉及領域：系統硬件軟件測試等學科各領域的界線越來越模糊，趨向融合。SOC芯片的設計同樣按層次劃分，與VLSI設計方法一致，同樣分為：系統設計、行為設計、結構設計、邏輯設計、電路設計、版圖設計，第23頁,共36頁，2024年2月25日，星期天2024/4/224SOC芯片設計流程系統功能定義HDLDescription內部表示硬件結構生成軟件結構生成聯合驗證芯片結構設計芯片邏輯設計芯片電路設計芯片版圖設計軟件系統設計測試方案設計PCB設計系統總成第24頁,共36頁，2024年2月25日，星期天2024/4/225基于平臺的SOC設計方法在超深亞微米（納米）工藝階段：SoC架構設計的工作量將超過物理設計；嵌入式軟件開發的工作量將超過硬件設計；需要大幅縮減架構開發時間，更早地進行軟件開發并完成SoC驗證，才能保證SoC芯片的上市時間并控制設計成本。目前，解決SoC技術瓶頸的方法就是提高設計的抽象級，采用基于平臺的方法設計SoC芯片。基于平臺的SoC設計方法帶來一系列新的變化：硬件描述語言傾向于采用C++/SystemC及其方法來仿真SoC和嵌入式軟件，可比傳統的RTL方法快50萬倍。改VLSI設計的自頂向下方法為層次性設計方法；在RTL實現之前，使用最優的系統模型或虛擬原型并行開發應用軟件和系統軟件，效率要比在RTL/C級驗證快幾個數量級。使用模型構建可復用設計平臺，可快速造就新的派生設計。第25頁,共36頁，2024年2月25日，星期天2024/4/226

MPEG算法視頻處理雷達信號處理器Cadence的SoCEncounter設計平臺Mentor的PlatformExpress設計平臺Synopsys的Galaxy設計平臺ARM的PrimeXsys+RealView設計平臺AlteraDSP/SOPCBuilder設計平臺ARM公司的CPU系列Motorola公司的系列Artisan公司的系列TI公司的DSP系列Altera公司Nios系列Customer自主設計模塊EDA工具IP核提供商（嵌入式系統）第26頁,共36頁，2024年2月25日，星期天2024/4/2276.3VLSI設計發展方向VLSI發展趨勢先進工藝(高集成度、低功耗）系統化設計方法（SOC，SOPC，結構化ASIC）EDA技術……FPGA發展趨勢向高密度、高速度、寬頻帶方向發展向低成本、低價格的方向發展向低電壓、低功耗和綠色化方向發展結構化ASIC可編程片上系統SOPC動態可重配置DRFPGA單片群集器COD第27頁,共36頁，2024年2月25日，星期天2024/4/228ALTERAStratixII顛覆了四輸入查找表(LUT)是FPGA最佳選擇的傳統觀念,輸入數可變的自適應邏輯模塊(ALM)作為FPGA的基本結構單元TSMC90nm工藝，9層金屬，1.2內核電壓ALM數目:6240-71760；等效邏輯單元(LE)數目:15.6-17.94萬個，而130nmStratixFPGA的最大容量是8萬個邏輯單元DSP（包含4個18*18乘法器）數目：12-96PLL數目：6-12最大可用I/O數目：358-1158RAM數目：M512RAM：104-930；M4KRAM：78-768；M-RAM（512K）：0-9Stratix-II比第一代Stratix器件的邏輯利用率平均提高了25%；性能快50%。StratixII器件使用了128位密鑰的高級加密標準（AES）算法對配置的比特流進行加密，密鑰存放在外部配置器件中，可以對QuartusII軟件生成的加密配置文件進行解密，不需要外部電池。1.高密度、高速度、寬頻帶第28頁,共36頁，2024年2月25日，星期天2024/4/2292、低成本、低價格第29頁,共36頁，2024年2月25日，星期天2024/4/2303、低電壓、低功耗和綠色化Xilinx為用戶提供1.2v,1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇Altera為用戶提供1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇第30頁,共36頁，2024年2月25日，星期天2024/4/2314、結構化ASIC復雜功能FPGA設計，考慮通過技術上的融合在ASIC與FPGA之間尋找一條“中間道路”。LSILogic、NEC、AMISemiconductor、Fujitsu、ChipExpress、Lightspeed、Semiconductor和Altera等都是結構化ASIC技術的推動者結構化ASIC核心思路具有類似FPGA粗顆粒邏輯單元的門電路陣列派生產品預先在硅片上嵌入必要的功能電路模塊，開發者只需要對少數的金屬布線層進行個性化編程以完成設計，不需要象ASIC設計那樣設計芯片所有掩模層需要更少的可由用戶配置的金屬層和通孔層結構化ASIC獨特的開發方法使得其很難在短期內得到更多開發工具商的支掩模成本的大幅降低0.13μm工藝的每項結構化ASIC設計的掩模費用大約為10萬美元，而相同工藝條件下ASIC設計其掩模成本將達到65萬美元。結構化ASIC市場將從2002年的110萬美元增加到2007年的8.48億美元。隨著工藝線寬的減小，結構化ASIC在掩模成本上的經濟性將更加明顯第31頁,共36頁，2024年2月25日，星期天2024/4/2325、片上可編程系統SOPCSOPC含義是一種特殊的嵌入式微處理器系統它是片上系統（SOC），單個芯片完成整個系統的主要功能它是可編程系統，具有靈活的設計方式，可裁減、可擴充、可升級，并具備軟硬件在系統可編程的功能SOPC的基本特征嵌入式處理器IPCore為核心（多處理器）具有小容量片內高速RAM資源豐富的IPCore資源可供靈活選擇（ASIC）足夠的片上可編程邏輯資源處理器調試接口和FPGA編程接口共用或并存可能包含部分可編程模擬電路單芯片、低功耗、微封裝SOPC優點降低成本，提高系統整體性能縮短設計迭代周期：FPGA設計靈活，設計迭代周期短降低硬件系統設計風險極大程度提高設計靈活性，可重構、可升級第32頁,共36頁，2024年2月25日，星期天2024/4/2336、動態可重配置DRFPGA（DynamicallyReconfigurableFPGA）靜態可重配置：在上電以后,將存放在FPGA外部的非易失性存儲器中的配置數據一次性加載到FPGA內部的配置存儲器SRAM中。在系統運行期間,SRAM中的配置數據始終保持不變。當系統再次啟動時,則可以通過加載不同的配置數據來改變FPGA的邏輯功能。動態可重配置：指在系統運行期間,隨時可以通過對FPGA的重新配置來改變其邏輯功能,而且并不影響系統的正常運行。FPGA邏輯功能的改變在時間上保持動態連續。能夠動態地改變數字邏輯系統的功能。必要性大提高數字邏輯系統的自適應能力提