第3章組合邏輯電路3.1邏輯門電路3.2組合邏輯電路的分析3.3組合邏輯電路的設計3.4常用MSI組合邏輯器件及應用3.5組合邏輯電路中的競爭與冒險3.1.1基本門電路1、與門 實現與邏輯的單元電路稱為與門，其邏輯符號如圖所示，其中圖(a)為我國常用的傳統符號，圖(b)為國外流行的符號，圖(c)為國標符號(見附錄一)。右圖所示是一個2輸入的二極管與門電路。圖中輸入端A、B的電位可以取兩種值：高電位+3V或低電位0V。設二極管為理想開關，并規定高電位為邏輯1，低電位為邏輯0，那么實現了F=A·B的功能。與門的邏輯符號二極管與門2、或門實現或邏輯的單元電路稱為或門，其邏輯符號如圖所示，其中圖(a)為我國常用的傳統符號，圖(b)為國外流行的符號，圖(c)為國標符號(見附錄一)。右圖是一個2輸入的二極管或門電路。圖中輸入端A、B的電位可以取兩種值：高電位+3V或低電位0V。

設二極管為理想開關，并規定高電位為邏輯1，低電位為邏輯0，則實現了F=A+B的功能。或門的邏輯符號二極管或門3、非門電路實現了F=的功能三極管非非門邏輯符號3.1.2復合邏輯1.與非(NAND)、或非(NOR)、與或非(NANDOR)邏輯運算

與非邏輯運算是與運算和非運算的組合，即或非邏輯運算是或運算和非運算的組合，即與或非邏輯運算是與、或、非三種運算的組合，即與非門、或非門和與或非門的邏輯符號

(a)與非門；(b)或非門；(c)與或非門

2.異或(XOR)和同或(NXOR)邏輯運算

異或邏輯的含義是：當兩個輸入變量相異時，輸出為1；相同時輸出為0。是異或運算的符號。異或運算也稱模2加運算。異或邏輯的真值表如表所示，其邏輯表達式為ABF000110110110表異或邏輯真值表異或門和同或門的邏輯符號(a)異或門；(b)同或門同或邏輯與異或邏輯相反，它表示當兩個輸入變量相同時輸出為1；相異時輸出為0。⊙是同或運算的符號。同或邏輯的真值表如表所示，其邏輯表達式為ABF000110111001同或邏輯真值表由定義和真值表可見，異或邏輯與同或邏輯互為反函數，即不僅如此，它們還互為對偶式。如果，G=A⊙B，不難證明F′=G,G′=F。因此可以將“”作為“⊙”的對偶符號，反之亦然。由以上分析可以看出，兩變量的異或函數和同或函數既互補又對偶，這是一對特殊函數。常用異或和同或運算公式此外，(A的個數為偶數)(A的個數為奇數)對于一個代數系統，若僅用它所定義的一組運算符號就能解決所有的運算問題，則稱這一組符號是一個完備的集合，簡稱完備集。在邏輯代數中，與、或、非是三種最基本的運算，n變量的所有邏輯函數都可以用n個變量及一組邏輯運算符“·、+、-”來構成，因此稱“·、+、-”運算符是一組完備集。3.1.3邏輯運算符的完備性但是“與、或、非”并不是最好的完備集，因為它實現一個函數要使用三種不同規格的邏輯門。實際上從反演律可以看出，有了“與”和“非”可得出“或”，有了“或”和“非”可得出“與”，因此“與非”、“或非”、“與或非”運算中的任何一種都能單獨實現“與、或、非”運算，這三種復合運算每種都是完備集，而且實現函數只需要一種規格的邏輯門，這就給設計工作帶來許多方便。例如，任何一個邏輯函數式都可以通過邏輯變換寫成以下五種形式：與或式或與式與非與非式或非或非式與或非式邏輯函數的五種形式3.1.4用“與非門“實現邏輯函數步驟：1、求函數的最簡“與-或”式

2、兩次求反，得“與非-與非”式

3、畫出邏輯電路圖3.1.5用“或非門“實現邏輯函數步驟：1、求函數的最簡“或-與”式

2、兩次求反，得“或非-或非”式

3、畫出邏輯電路圖3.1.6用“與或非門“實現邏輯函數步驟：1、求反函數的最簡“與-或”式

2、求反，得“與-或-非”式

3、畫出邏輯電路圖試化簡邏輯函數

為最簡或與式，并用與或非門實現電路。解：

①畫出F的卡諾圖如圖(a)所示。是約束條件，在卡諾圖中相應的位置填×。②圈0求得F

的最簡與或式。③將函數F變換為最簡與或非式。④畫出邏輯電路，如圖3-27(b)所示。3.1.6用“異或門“實現邏輯函數例、實現電路任一時刻的輸出狀態只決定于該時刻各輸入狀態的組合，而與電路的原狀態無關。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。每一個輸出變量是全部或部分輸入變量的函數：組合邏輯電路的特點組合邏輯電路…………X1

x2xNZ1Z2ZMZ1=f1（X1、X2、…、XN）Z2=f2（X1、X2、…、XN）

……ZM=fj（X1、X2、…、XN）

3.2組合邏輯分析組合邏輯電路分析：已知組合邏輯電路圖，找出邏輯電路圖輸入與輸出的關系，確定在什么樣的輸入取值下對應輸出為1，即寫出真值表，確定組合邏輯電路的邏輯功能組合邏輯分析

組合邏輯電路的分析方法：逐級電平推導法——適合簡單電路列寫邏輯表達法列寫真值表法例：組合電路如圖所示，分析該電路的邏輯功能。解：（1）采用逐級電平推導法分析可用同或門替代真值表若F＝1，①則X1＝0或X2＝0；②或X1＝0，X2＝0X1＝0，則A＝B＝1X2＝0，則A＝B＝0若F＝1，則必須：A＝B＝1或A＝B＝0ABABFX1X2功能？分析目的？原變量反變量例：組合電路如圖所示，分析該電路的邏輯功能。解：（1）采用列寫邏輯表達法進行分析ABF2F1多輸出端電路由邏輯圖逐級寫出邏輯表達式結論:該電路是一位二進制數比較器ABF1F20000010110101100A>B時,F1F2=10A<B時,F1F2=01A=B時,F1F2=00BABBAABF1=ABF2=AB寫出真值表分析邏輯功能例：組合電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級寫出邏輯表達式為了寫表達式方便，借助中間變量P。P（2）化簡與變換：（3）由表達式列出真值表。（4）分析邏輯功能：

真值表 當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。例：組合電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級寫出邏輯表達式。A+BB+CA+BA+C(A+B)(B+C)(A+B)+(A+C)ABBCABACF因此該電路為少數服從多數電路，稱表決電路。解：①邏輯表達式②真值表ABCF00000010010001111000101111011111真值表③判斷多數輸入變量為1，輸出F為1；多數輸入變量為0，輸出F為0例：試分析圖所示邏輯電路。例：試分析下圖所示邏輯電路解：①寫出邏輯表達式②真值表自然二進制碼格雷碼B3B2B1B0G3G2G1G00000 0000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000②真值表①表達式自然二進制碼至格雷碼的轉換電路。③分析功能分析圖所示電路的邏輯功能，請使用盡量少的門電路重新實現它。課堂練習解第一步：寫出函數表達式。答案第二步：列真值表。第三步：功能描述。由真值表可看出，這就是一個二變量的異或電路。第四步：改進設計。由重新化簡看出，原電路設計不合理，應改進，用一個異或門即可。真值表ABCABCABCABCBCF0000010100111001011101110000001000100000010000000100000001100110化簡后重新設計邏輯圖課后練習習題三P963.13.23.33.3組合邏輯電路的設計

工程上的最佳設計，通常需要用多個指標去衡量，主要考慮的問題有以下幾個方面：①所用的邏輯器件數目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路。②滿足速度要求，應使級數盡量少，以減少門電路的延遲。③功耗小，工作穩定可靠。上述“最佳化”是從滿足工程實際需要提出的。顯然，“最小化”電路不一定是“最佳化”電路，必須從經濟指標和速度、功耗等多個指標綜合考慮，才能設計出最佳電路組合邏輯電路的設計一般可按以下步驟進行：①邏輯抽象。將文字描述的邏輯命題轉換成真值表叫邏輯抽象，首先要分析邏輯命題，確定輸入、輸出變量；然后用二值邏輯的0、1兩種狀態分別對輸入、輸出變量進行邏輯賦值，即確定0、1的具體含義；最后根據輸出與輸入之間的邏輯關系列出真值表。②選擇器件類型。根據命題的要求和器件的功能及其資源情況決定采用哪種器件③根據真值表和選用邏輯器件的類型，寫出相應的邏輯函數表達式。當采用SSI集成門設計時，為了獲得最簡單的設計結果，應將邏輯函數表達式化簡，并變換為與門電路相對應的最簡式。④根據邏輯函數表達式及選用的邏輯器件畫出邏輯電路圖。半加器可以運算1+1=01+0=10+1=10+0=0半加器不考慮低位來的進位，即Ci=0【例】設計一個一位半加器1、列真值表半加器真值表Ai

BiCi+1

Si00011011000101102、選擇器件類型選用異或門和與門3、寫出函數表達式4、畫出邏輯電路圖一位半加器符號【例】設計一個一位全加器1、列真值表由真值表可見，當三個輸入變量Ai、Bi、Ci中有一個為1或三個同時為1時，輸出Si=1，而當三個變量中有兩個或兩個以上同時為1時，輸出Ci+1=1，它正好實現了Ai、Bi、Ci三個一位二進制數的加法運算功能，這種電路稱為一位全加器。其中，Ai、Bi分別為兩個一位二進制數相加的被加數、加數，Ci為低位向本位的進位，Si為本位和，Ci+1是本位向高位的進位AiBi

CiCi+1Si00000101001110010111011100010110011010113、寫出函數表達式2、選擇器件類型選用異或門和與或非門(a)一位全加器；(b)一位全加器符號4、畫出邏輯電路圖討論如何用半加器實現全加器

【例】設計一個一位全減器。

①列真值表。全減器有三個輸入變量：被減數An、減數Bn、低位向本位的借位Cn；有兩個輸出變量：本位差Dn、本位向高位的借位Cn+1，其框圖如圖3-5(a)所示。表3-3全減器真值表AnBn

CnCn+1

Dn0000010100111001011101110011111001000011圖3-5全減器框圖及K圖

(a)框圖;(b)Cn+1；(c)Dn

②選器件。選用非門、異或門、與或非門三種器件。③寫邏輯函數式。首先畫出Cn+1和Dn的K圖如圖3-5(b)、(c)所示，然后根據選用的三種器件將Cn+1、Dn分別化簡為相應的函數式。由于該電路有兩個輸出函數，因此化簡時應從整體出發，盡量利用公共項使整個電路門數最少，而不是將每個輸出函數化為最簡當用與或非門實現電路時，利用圈0方法求出相應的與或非式為當用異或門實現電路時，寫出相應的函數式為其中為Dn和Cn+1的公共項。④畫出邏輯電路。圖3–6全減器邏輯圖

【例】用門電路設計一個將8321BCD碼轉換為余3碼的變換電路。解：

①分析題意，列真值表。該電路輸入為8321BCD碼，輸出為余3碼，因此它是一個四輸入、四輸出的碼制變換電路，其框圖如圖3-7(a)所示。根據兩種BCD碼的編碼關系，列出真值表，如表3-5所示。由于8321BCD碼不會出現1010~1111這六種狀態，因此把它視為無關項。②選擇器件，寫出輸出函數表達式。題目沒有具體指定用哪一種門電路，因此可以從門電路的數量、種類、速度等方面綜合折衷考慮，選擇最佳方案。該電路的化簡過程如圖3-7(b)所示，首先得出最簡與或式，然后進行函數式變換。變換時一方面應盡量利用公共項以減少門的數量，另一方面減少門的級數，以減少傳輸延遲時間，因而得到輸出函數式為圖3–7例3-3框圖及K圖③畫邏輯電路。該電路采用了三種門電路，速度較快，邏輯圖如圖3-8所示。表3–5例3-3真值表ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××圖3–88321BCD碼轉換為余3碼的電路附錄--集成門電路的外特性

1按集成電路內部的器件分為二類①雙極型晶體管構成的集成電路，如TTL集成門電路；②場效應管(MOS_NMOS,PMOS,CMOS)構成的集成電路，如CMOS集成門電路。

場效應管集成電路與雙極型晶體管集成電路相比各有特點。集成邏輯電路的分類場效應管集成電路與雙極型晶體管集成電路各有特點。TTL集成電路特點：工作速度高、驅動能力強、但功耗大、集成度低。CMOS集成電路特點：集成度高、功耗低、工作速度慢、較好的溫度性、抗輻射性和較低的噪聲。

2按集成電路集成度可分為四類集成邏輯電路的分類TTL系列SSIC74系列——1~12門MSIC74系列——12~99門LSIC74系列——100~9999門VLSI74系列——大于9999門CMOS系列SSIC元器件100以下MSIC元器件100～1000之間LSIC元器件1000～10000之間VLSI元器件10000以上①小規模集成電路SSIC器件（門電路或觸發器）；②中規模集成電路MSIC邏輯構建（數據選擇器、數據分配器、編碼器和譯碼器等）；③大規模集成電路LSIC（數字子系統或數字系統）

；④超大規模集成電路VLSI（數字子系統或數字系統）；⑤甚大規模集成電路ULSI（數字系統）。集成門電路的主要外特性：①標稱邏輯電平U(1)和U(0)②開門電平（Uon

或UOH)與關門電平(Uoff或UOL)③輸入高電平電流（IIH)與輸入低電平電流(IIL)④輸出高電平電流（IOH)與輸出低電平電流(IOL)⑤扇入系數（Nr）⑥扇出系數（NC）⑦平均傳輸延遲時間（ty)⑧空載功耗⑨標準小規模集成門的封裝和管腳①標稱邏輯電平在集成門電路中表示邏輯值1和0的理想電平值，稱為標稱邏輯電平，記U(1)、U(0)。目前常使用的集成門電路主要有兩種：TTL和CMOS集成門電路。74LS和74HCT系列U(0)=0V（GND）,U(1)=5V(VCC)輸入電平Ui

，輸出電平Uo表1.8UiHmin

，UiLmax，UOLmmax，UOHmin

在邏輯電路中，高電平和低電平都不可能是標稱邏輯電平，而是在偏離標稱邏輯電平的一個范圍內。②開門電平（UON或UOH)與關門電平(UOFF或UOL)高電平低電平例如：74LS（為低功耗肖特基）系列集成門電路的輸入輸出電平示意圖。543210.8v2.0v輸入電平高電平低電平54321輸出電平2.7v0.5v典型3.5vGNDGND典型0.1v開門電平（UON)指輸入電平的最小高電平關門電平(UOFF)指輸入電平的最大低電平UonUoff噪聲區

噪音區：若電平穩定于噪音區稱為邏輯模糊，這在邏輯電路中不允許。0V邏輯器件的邏輯電平低電平噪聲容限UNL＝UOFF-UOLmax＝0.8V-0.5V＝0.3V高電平噪聲容限UNH＝UOHmin-UON＝2.7V-2.0V＝0.7V 噪聲容限：輸入信號在輸出信號基礎上，允許一定的容差，稱為噪聲容限。低電平高電平54321輸出電平2.7v0.5v典型3.5v典型0.1vGND低電平高電平543210.8v2.0v輸入電平GNDUon噪聲區Uoff③輸入高電平電流（IIH)與輸入低電平電流(IIL或Iis)④輸出高電平電流（IOH)與輸出低電平電流(IOL)表1.8TTL與CMOS集成門電路的部分特性參數

⑤扇入系數（Nr）門電路輸入端所容許的同類門電路的輸入端數目，稱為扇入系數。一般扇入系數為1～5，最多不超過8個。 使用中如果Nr

不夠可通過增加級數或使用擴展器等方法解決。多余的輸入端？多余輸入端的處理應以不改變電路邏輯關系及穩定可靠為原則。通常采用下列方法。

不改變電路邏輯關系及穩定可靠為原則。通常采用下列方法。TTL輸入端子懸空，相當于1，但實際不采用。對于與門及與非門，多余輸入端應接高電平，比如直接接電源正端，或通過一個上拉電阻（1～3kW）接電源正端；在前級驅動能力允許時，也可以與有用的輸入端并聯使用。僅有扇入少的門，但需要多輸入的情況下怎么辦？

⑤扇入系數（Nr）不改變電路邏輯關系及穩定可靠為原則。通常采用下列方法。TTL輸入端子懸空，相當于1，但實際不采用。CMOS門電路決不能懸空。對于或門及或非門多余輸入端應接低電平，比如直接接地，也可以與有用的輸入端并聯使用。⑥扇出系數（NC）一個門電路的輸出端所能連接的同類門電路的下一級門電路的輸入端的個數，稱為扇出系數，或稱負載能力。⑥扇出系數（NC）TTL一般門電路的扇出系數為8，驅動門（功率門）的扇出系數可達25。CMOS門扇出系數更大一些，一般可達40～50。如果門電路所帶的負載個數多于NC

，則輸出低電平升高，輸出高電平降低，輸出特性變差。升高和降低就可能超過噪聲容限區，使輸出電平成為邏輯模糊電平信號。

⑦平均傳輸延遲時間 以與非門為例平均傳輸延遲時間是反映門電路工作速度的一個重要參數。定義：t1為前沿延遲；

t2為后沿延遲；則它們的平均值稱為平均傳輸延遲時間簡稱平均時延。47LS00芯片6～7ns⑧空載功耗門電路輸出端空載時的功耗為空載功耗。Pon空載導通損耗，Poff空載截止損耗。空載平均功耗為空載功耗與工作頻率有關,頻率越高空載功耗越大。CMOS集成電路的功耗、噪聲容限、扇出系數等參數優于TTL。集成電路的集成度與功耗密切相關，功耗大的器件集成度不能太高，否則器件無法散熱而容易燒壞。集成門電路的外特性⑨標準小規模集成門的封裝和引腳集成門電路的外特性封裝:所謂封裝其實指的就是安裝半導體集成電路芯片用的外殼。封裝作用①這個外殼不僅起著安放、固定、密封、保護芯片等作用；②而且還是溝通芯片內部世界與外部電路的橋梁。芯片上的連接點用導線連接到封裝外殼的引腳上，這些引腳又通過印制板（印刷電路板）上的插座或導線與其它器件建立連接。⑨標準小規模集成門的封裝和引腳集成門電路的外特性小規模集成電路常用的封裝類型陶瓷扁平塑封扁平陶瓷雙列直插塑料雙列直插小規模集成門的封裝大多采用塑料雙列直插式封裝FlatPackDIP引腳間距2.54m