工程八組合邏輯電路的分析和設計模塊1常用的中規模集成組合邏輯器件的應用

模塊2實用組合邏輯電路的設計

模塊1常用的中規模集成組合邏輯

器件的應用

學習內容：

(1)組合邏輯電路的特點。

(2)組合邏輯電路的分析方法。

(3)組合邏輯電路的設計方法。

(4)常用的中規模集成組合邏輯電路的功能和使用方法。

(5)組合邏輯電路中的競爭和冒險現象。學習問題：

(1)組合邏輯電路的主要特點是什么？

(2)怎樣分析一個組合邏輯電路？

(3)怎樣設計一個組合邏輯電路？

(4)什么叫編碼？什么叫編碼器？

(5)什么叫二—十進制編碼器？

(6)一般編碼器輸入的編碼信號為什么是互相排斥的？而優先編碼器是否也存在這個問題呢？為什么？

(7)什么叫譯碼？什么叫譯碼器？

(8)二進制譯碼器、二—十進制譯碼器、數碼顯示譯碼器之間有哪些主要區別？(9)什么叫數據選擇器？有什么用途？

(10)什么叫數據分配器？如何把譯碼器作為數據分配器來使用？

(11)什么叫半加器？什么叫全加器？它們各有什么特點？

(12)什么叫競爭？什么叫冒險？如何判別一個組合邏輯電路是否存在冒險現象？

學習要求：

(1)了解組合邏輯電路的特點。

(2)掌握組合邏輯電路的分析方法。

(3)掌握組合邏輯電路的設計方法。

(4)掌握中規模集成組合邏輯電路(編碼器、譯碼器、數據選擇器、數據分配器、加法器)的功能和使用方法。

(5)了解組合邏輯電路中的競爭和冒險現象。

任務1用4選1數據選擇器設計

三人表決電路

(一)任務要求

設計一邏輯電路供三人(A、B、C)表決使用。對于某個提案，如果贊成，那么表示為“1〞；如果不贊成，那么表示為“0〞。“1〞、“0〞用邏輯電平開關產生，表決結果用發光二極管LED來表示。如果多數贊成，提案通過，那么燈亮，Y=1；反之那么不亮，Y=0。

(二)元器件

雙4選1數據選擇器74LS153一片，620Ω電阻一個，發光二極管一個。

(三)74LS153芯片

74LS153為雙4選1數據選擇器，管腳排列如圖8-1-1所示，功能表如表8-1-1所示。G'為使能端，低電平有效；兩個數據選擇器有公共的地址端B、A，而數據輸入端(C0、C1、C2、C3)、輸出端(Y)和使能端都是各自獨立的。圖8-1-174LS153管腳排列圖表8-1-174LS153功能表(四)任務內容

(1)根據設計要求列出真值表。

(2)寫出邏輯表達式。

(3)以74LS153為核心，畫出邏輯電路圖。

(4)在面包板上插裝出此電路，驗證電路的功能是否符合設計要求。

(五)任務結論

根據測試與討論的結果，寫出實踐研究報告(目的、原理及方法、數據測試、分析及總結)。 任務2用2線-4線譯碼器和門電路

設計故障指示電路

(一)任務要求

設計一個故障指示電路，要求：

(1)兩臺電動機同時工作時，綠燈亮；

(2)一臺電動機發生故障時，黃燈亮；

(3)兩臺電動機同時發生故障時，紅燈亮。

(二)元器件

雙2線—4線譯碼器74LS139一片，74LS00與非門一片，620Ω電阻三個，發光二極管(紅、黃、綠)三個。

(三)74LS139芯片

74LS139為雙2線—4線譯碼，管腳排列如圖8-1-2所示，功能表如表8-1-2所示。G'為使能端，低電平有效；兩個數據選擇器數據輸入端(B、A)、輸出端(Y0、Y1、Y2、Y3)和使能端都是各自獨立的。圖8-1-274LS139管腳排列圖表8-1-274LS139功能表

(四)任務內容

(1)根據設計要求列出真值表。

(2)寫出邏輯表達式。

(3)以74LS39為核心，畫出邏輯電路圖。

(4)在面包板上插裝出此電路，驗證電路的功能是否符合設計要求。

(五)任務結論

根據測試與討論的結果，寫出實踐研究報告(目的、原理及方法、數據測試、分析及總結)。

任務3用雙4選1數據選擇器74LS153 和門電路實現一位全加器

(一)任務要求

設計一位全加器，用74LS153和門電路實現。

(二)元器件

雙4選1數據選擇器74LS153一片，74LS00與非門一片，620Ω電阻一個，發光二極管兩個(紅：指示本位和；綠：指示向高位的進位)。

(三)任務內容

(1)根據設計要求列出真值表。

(2)寫出邏輯表達式。

(3)以74LS153為核心，畫出邏輯電路圖。

(4)在面包板上插裝出此電路，驗證電路的功能是否符合設計要求。

(四)任務結論

根據測試與討論的結果，寫出實踐研究報告(目的、原理及方法、數據測試、分析及總結)。【模塊理論指導】

1.模塊根本要求

掌握組合邏輯電路的分析與設計方法；常用的中規模集成組合邏輯器件的功能及使用方法。

理解常用的中規模集成組合邏輯器件的工作原理。

了解組合邏輯電路的競爭—冒險現象及其產生的原因，消除競爭—冒險現象的方法。

2.模塊重點和難點

重點組合邏輯電路的分析與設計方法；常用的中規模集成組合邏輯器件的功能及使用方法。

難點組合邏輯電路的競爭—冒險現象的判別及消除方法。3.模塊知識點

1)組合邏輯電路的特點

由門電路組合而成，電路在任一時刻的輸出狀態只取決于該時刻輸入狀態的組合，而與電路原來的狀態無關，即沒有記憶功能。

2)組合邏輯電路的分析方法

分析組合邏輯電路的目的是為了了解電路的邏輯功能。分析步驟如下：

(1)根據給定的組合邏輯電路，由輸入到輸出逐級寫出各級門電路的表達式，最后求出電路輸出對輸入的邏輯表達式。(2)列出輸入變量的所有取值組合，代入邏輯函數式中求輸出，得到邏輯函數的真值表。

(3)根據真值表分析組合邏輯電路邏輯功能。

3)組合邏輯電路的設計方法

組合邏輯電路的設計，就是根據邏輯功能要求，設計出能實現該功能的最正確電路。設計步驟如下：

(1)由設計要求確定輸入變量和輸出變量及它們之間的邏輯關系，列出真值表。

(2)由真值表寫出輸出邏輯式，它實際上為標準與或表達式，即最小項表達式。(3)根據所采用的邏輯器件對邏輯表達式進行化簡和變換，一般用卡諾圖法或代數法進行化簡。

(4)根據邏輯表達式畫出邏輯電路圖。

4)常用的中規模集成組合邏輯器件

(1)編碼器。將二進制數按一定規那么組成代碼表示特定對象的過程，稱為編碼。能實現編碼功能的邏輯電路稱為編碼器。常用的編碼器有二進制編碼器、二—十進制編碼器(又稱為10線/4線編碼器)，其功能和特點如表8-1-3所示。表8-1-3編碼器功能和特點(2)譯碼器。將二進制代碼表示的特定信號按原意翻譯出來的過程，稱為譯碼，它是編碼的逆過程。實現譯碼功能的邏輯電路，稱為譯碼器。常用的有二進制譯碼器、二—十進制譯碼器(又稱為4線/10線譯碼器)和顯示譯碼器(又稱為4線/7線譯碼器)，其功能和特點如表8-1-4所示。表8-1-4譯碼器功能和特點二進制譯碼器可構成組合邏輯函數發生器，方法如下：

①當二進制譯碼器輸出高電平有效時，每個輸出為輸入變量的一個最小項，如2線/4線譯碼器的四個輸出表達式分別為

構成函數發生器時，邏輯函數包含的最小項用相應的輸出附加或門即可。②當二進制譯碼器輸出低電平有效時，每個輸出為輸入變量的一個最小項的非，如2線/4線譯碼器的四個輸出表達式分別為

構成函數發生器時，邏輯函數包含的最小項用相應的輸出附加與非門即可。(3)數據選擇器和分配器。

①數據選擇器。數據選擇器可根據地址碼的要求，從多個輸入信號(數據)中選擇其中一路送到輸出端。四選一的數據選擇器需有2位地址碼，共有22=4種不同的組合，每一種組合可選擇對應的一路輸入數據輸出；而八選一的數據選擇器需3位地址碼，其余類推。

下面以圖8-1-3所示的四選一數據選擇器為例，說明它的功能，D0～D3為輸入數據，A1A0為地址碼，輸出為Y，那么圖8-1-3四選一選擇器由上式可看出，當輸入數據全部為高電平1時，輸出為輸入地址變量全部最小項的和，因此，用數據選擇器可很方便地實現單輸出組合邏輯函數。具體方法是：

·假設邏輯函數的變量個數和數據選擇器的地址碼位數相同，那么邏輯函數的表達式中包含數據選擇器地址變量的某個最小項時，那么相應的數據取1，即Di=1；否那么Di=0。

·假設邏輯函數的變量個數大于數據選擇器的地址碼位數，那么需要別離變量。②數據分配器。數據分配器根據地址碼的要求，將一路輸入數據分配到指定輸出通道上，又稱多路分配器。四路分配器需有2位地址碼，每一種組合可將輸入數據送到相應的輸出端；而8路分配器需3位地址碼，其余類推。如將譯碼器的使能端作為數據輸入端，二進制代碼輸入端作為地址碼的輸入端使用時，那么譯碼器便成為一個數據分配器。

下面以圖8-1-4所示的四路分配器為例，說明它的功能。D為輸入數據，A1A0為地址碼，Y0～Y3為數據輸出端，那么圖8-1-4四路分配器(4)加法器和數值比較器。

①半加器：只考慮兩個1位二進制數相加，而不考慮來自低位的進位，如圖8-1-5所示。

②全加器：不僅考慮兩個1位二進制數相加，而且還考慮來自低位的進位，如圖8-1-6所示。1位全加器可實現1位二進制數相加，假設進行多位二進制數相加，那么需將多個全加器級聯組成多位加法器。串行進位加法器高位必須等到低位運算完成后才能進行運算，因此運算速度比較慢；而超前進位加法器各級進位是同時完成的，因此運算速度快。圖8-1-6全加器圖8-1-5半加器(5)數值比較器。數值比較器能夠判斷兩個多位二進制數的大小或是否相等。

兩個多位二進制數比較時，應從高位到低位逐位進行比較。高位相等時，才需要比較低位，當比較到某一位數值不等時，其結果便為兩個多位二進制數的大小比較結果；假設從高位到低位都相等，那么這兩個數相等。

5)組合邏輯電路中的競爭和冒險

(1)競爭。由于信號通過連線和集成門時都有一定的時間延遲，可能會造成同一個門的各個信號到達此門的時間有先有后，產生了一定的時間差，這種現象稱為競爭。

(2)冒險。由于競爭的存在，使輸出端產生的不應有的尖峰干擾脈沖的現象，稱為冒險。在組合邏輯電路中，競爭是普遍存在的。競爭產生的尖峰干擾脈沖有可能會破壞電路的正常邏輯功能。

(3)冒險現象的判斷。當邏輯函數的輸出表達式在一定條件下能化簡為 或 的形式時，那么說明電路存在冒險現象。

(4)消除冒險現象的方法：

①加選通脈沖。

②輸出端加濾波電容。

③修改邏輯設計。

模塊2實用組合邏輯電路的設計

學習內容：

了解實用組合邏輯電路的設計方法。

學習問題：

本模塊任務1中，假設要求有人搶答的瞬間，有一個5s左右的聲響提示，該功能應該如何實現？

學習要求：

掌握實用組合邏輯電路的設計過程。

任務改進的四人搶答電路

(一)任務要求

四人(A、B、C、D)參加搶答，臺位分別為1、2、3、4。搶答前，主持人先清零；搶答開始，哪位選手先按下搶答按鈕，七段數碼顯示器顯示其臺位號，在下一輪搶答開始前，此顯示應能保持下來，即此后再有其他選手再按其他按鈕，也不起作用，本輪搶答完畢后，主持人清零，進入下一輪搶答。

(二)元器件

CD4042鎖存器一片,74LS00兩輸入與非門一片,74LS20四輸入與非門一片，74LS47譯碼器一片，七段數碼管顯示器一個，按鈕五個、電阻假設干。

(三)芯片識別

1.CD4042芯片

CD4042為四路D鎖存器，其管腳排列如圖8-2-1所示，功能表如表8-2-1所示，E0、E1為控制端，D0～D3為置數端,O0～O3為觸發器的Q輸出端， 為觸發器的Q輸出端，E0與E1相同時置數，相異時保持。圖8-2-1CD4042管腳排列圖表8-2-1CD40