數字電子技術基礎第7章常用集成時序邏輯器件及應用17.1集成計數器27.1.1常用集成計數器功能分析異步集成計數器74LS90同步集成計數器74161十進制可逆集成計數器74LS192二進制可逆集成計數器74LS1693異步集成計數器74LS90異步集成計數器74LS90是二－五－十進制異步計數器。邏輯符號邏輯電路圖4異步集成計數器74LS90－－功能表74LS90功能表輸入輸出功能R01R02S91S92CP1CP2QDQCQBQA110×××0000異步清011×0××0000××11××1001異步置9R01R02＝0S91S92＝0↓×二進制計數×↓五進制↓QA8421BCD碼QD↓5421BCD碼5異步集成計數器74LS90－－狀態轉換CP順序8421BCD碼計數5421BCD碼計數十進制QDQCQBQAQAQDQCQB0000000000100010001120010001023001100113401000100450101100056011010016701111010781000101189100111009兩種接法的狀態轉換表8421BCD碼接法5421BCD碼接法6同步集成計數器74161同步集成計數器74161是24（四位二進制）同步計數器。邏輯符號異步清0端同步預置端預置輸入端允許控制端進位輸出端774161功能表輸入輸入CPCrLDPTDCBAQDQCQBQA×0×××××××0000↑10××dcbadcba↑1111××××計數×1101××××保持×11×0××××保持（OC＝0）異步清0端同步預置端預置輸入端允許控制端進位輸出端同步集成計數器74161－－功能表874161功能表輸入輸入CPCrLDPTQDQCQBQA×0×××0000↑10××dcba↑1111計數×1101保持×11×0保持（OC＝0）同步集成計數器74161－－波形圖9十進制可逆集成計數器74LS192十進制可逆集成計數器74LS192是同步、可預置十進制可逆計數器。異步清0端異步預置端預置輸入端進位輸出端輸入輸出CP＋CP-LDCrQDQCQBQA×××10000××00DCBA↑110加法計數1↑10減法計數1110保持借位輸出端雙時鐘工作方式：CP＋為加計數時鐘輸入，CP-為減計數時鐘輸入，8421BCD碼計數；Cr為異步清0端，高電平有效；LD為異步預置控制端，低電平有效，QDQCQBQA＝DCBA；進位輸出和借位輸出分開，加法計數時進入1001狀態OC有有效（低電平脈沖）輸出，減法計數時進入0000狀態OB有有效（低電平脈沖）輸出。10二進制可逆集成計數器74LS169二進制可逆集成計數器74LS169是同步、可預置四位二進制可逆計數器。同步預置端預置輸入端計數允許端進位、借位輸出端輸入輸出CPLDQDQCQBQA×1×1保持↑0×0DCBA↑011二進制加法計數↑001二進制減法計數加減控制端加減控制型可逆計數器，＝1時加法計數，＝0時減法計數；LD為同步預置控制端，低電平有效，QDQCQBQA＝DCBA；沒有清0端，清0靠預置來實現；進位輸出和借位輸出都從OC端輸出，加法計數進入1111狀態，減法計數進入0000狀態，OC有有效（低電平脈沖）輸出。P、T為計數允許端，低電平有效。LD＝1，P＝T＝1時計數，否則保持。1174LS169的工作波形圖12集成計數器小結輸入輸入功能R01R02S91S92CP1CP2QDQCQBQA110×××0000異步清011×0××0000××11××1001異步置9R01R02＝0S91S92＝0↓×二進制計數×↓五進制↓QA8421BCD碼QD↓5421BCD碼輸入輸入CPCrLDPTDCBAQDQCQBQA×0×××××××0000↑10××dcbadcba↑1111××××計數×1101××××保持×11×0××××保持（OC＝0）13集成計數器小結（續）輸入輸出CP＋CP-LDCrQDQCQBQA×××10000××00DCBA↑110加法計數1↑10減法計數1110保持輸入輸出CPLDQDQCQBQA×1×1保持↑0×0DCBA↑011二進制加法計數↑001二進制減法計數147.1.2集成計數器的級聯異步級聯同步級聯15集成計數器的異步級聯異步級聯一般方法：將前一計數器的輸出作為后一級計數器的時鐘信號。后一級計數器的時鐘信號選擇：前一級的輸出一般選用進位（借位輸出）；最高位觸發器的輸出。74LS90的異步級聯74LS192的異步級聯16集成計數器同步級聯同步級聯一般方法：將前一計數器的輸出作為后一級計數器的使能信號，所有計數器使用相同的時鐘信號。后一級計數器的使能端的接法：

T端串行級聯：各片T端與相鄰低位片的OC相連；

P、T端雙重控制。17計數器同步級聯時序圖18同步集成計數器74161－－功能表74161功能表輸入輸入CPCrLDPTDCBAQDQCQBQA×0×××××××0000↑10××dcbadcba↑1111××××計數×1101××××保持×11×0××××保持（OC＝0）異步清0端同步預置端預置輸入端允許控制端進位輸出端19計數器同步級聯時序圖207.1.3任意模值計數器集成計數器加適當的反饋電路可以構成任意模值計數器。若計數器的最大計數值為N，目標模值為M；(N>M)思路：跳過（N－M）個狀態。那么當M<N時的實現方法有：1、反饋清0法；2、反饋置數法。反饋清0法反饋置數法電路結構21任意模值計數器（M<N

）（續1）同步清0反饋清0法異步清022任意模值計數器（M<N

）（續2）反饋置數法同步置數異步置數23任意模值計數器（M<N

）－－例例：請用74161實現模7計數器。異步清0法同步置0法OC同步置數法同步置數法[7]補=100124任意模值計數器（M>N

）任意進制計數器（M>N）實現思路：將M分解為：M＝M1×M2×……×Mn－－大模分解法；先組成N×N×……×N進制計數器，再整體清0或整體置數－－整體清0（置數）法。例：用十進制計數器實現模72計數器。大模分解法：72＝8×9，先用兩個計數器分別實現模8和模9計數器，再級聯成模72計數器。整體清0（置數）法：先用兩個十進制計數器級聯成模100計數器，再整體清0或整體置數構成模72計數器。25任意模值計數器（M>N

）（續1）例：用74161實現模60計數器。大模分解法：60＝6×10，先用兩個74161分別實現模6和模10計數器，再級聯成模72計數器。模6計數器模10計數器模60計數器26任意模值計數器（M>N

）（續1）例：用74161實現模60計數器。整體清0（置數）法：先用兩個74161級聯成模256計數器，再整體清0或整體置數構成模60計數器。整體置0法OC整體置數法60=59-0+159=32+16+8+2+1=(00111011)2255-60+1=196=128+64+4=(11000100)2[60]補=~(000111100)2+1=(111000100)227任意進制計數器小結287.2集成寄存器和移位寄存器常用集成寄存器常用集成移位寄存器297.2.1常用集成寄存器集成寄存器有兩類：由多個邊沿觸發的D觸發器組成的觸發型集成寄存器，如：74LS171等；由多個帶使能端D觸發器組成的鎖存器型集成寄存器，如74LS373等。輸入輸出CrCPDQn＋10××01↑111↑0010×Q控制輸出使能輸入數碼輸出EN0EN1DQn＋10111010000×Q1××高阻307.2.2常用集成移位寄存器四位雙向移位寄存器74LS19474LS194具有左移、右移、并行置數、保持、清除等多種功能。輸入輸出CrS1S0CPSLSRD0D1D2D3Q0Q1Q2Q30×××××××××0000100×××××××保持101↑×SR××××SRQ0nQ1nQ2n110↑SL×××××Q1nQ2nQ3nSL111↑××abcdabcd1××0××××××保持Cr：異步清0端，低電平有效；D0～D3：并行置數端；SR、SL：右移、左移串行輸入端；S1、S0：S1S0＝00：保持；S1S0＝01：右移；S1S0＝10：左移；S1S0＝11：置數31集成移位寄存器應用數據串－并/并－串轉換移位型計數器32集成移位寄存器應用－－串并轉換功能：將SR端的串行輸入數據，經過8個時鐘后，變為并行數據，通過P8～P1輸出。可通過Cr和D3～D0進行異步清零和同步置數操作。同樣，也可以使用SL作為串行數據輸入接口33集成移位寄存器應用－－串并轉換時序圖34移位型寄存器由移位寄存器加反饋網絡組成。移位型寄存器的狀態變化規律：Q1n+1=D1,Qin+1=Qi-1;典型移位型計數器：環形計數器扭環計數器集成移位寄存器應用－－移位型計數器35集成移位寄存器應用－－環型計數器邏輯電路完全狀態圖36集成移位寄存器應用－－環型計數器自啟動修正后的環形計數器計數器模值M＝n37集成移位寄存器應用－－扭環計數器邏輯電路完全狀態圖38集成移位寄存器應用－－扭環計數器自啟動修正后的扭環計數器計數器模值M＝2n39集成移位寄存器應用－－扭環計數器扭環計數器可以構成偶數分頻器，頻率降低2n倍。Q0Q1Q2Q30000100011001110111101110011000140集成移位寄存器應用－－扭環計數器扭環計數器也可以構成奇數分頻器，例如7分頻電路。Q0Q1Q2Q300001000110011101111011100110001417.3序列信號發生器序列信號發生器是能夠循環產生一組或多組信號的時序電路。序列信號發生器一般由移位寄存器（反饋移位型）或計數器（計數型）構成。按序列循環長度M和觸發器數目n的關系分類：最大循環長度序列碼，M＝2n；最長線性序列碼（m序列碼），M＝2n-1；任意循環長度序列碼，M<2n。427.3.1序列信號發生器的設計反饋移位型序列信號發生器計數型序列碼發生器43序列信號發生器與計數器非常類似序列信號發生器計數器44反饋移位型序列信號發生器反饋移位型序列信號發生器一般由移位寄存器和反饋網絡組成。反饋移位型序列信號發生器的設計步驟：確定移位寄存器位數：2n-1<M≤2n；選取確定M個狀態及觸發器數n；畫出狀態表（圖），求出反饋函數F；檢查自啟動功能；畫出邏輯電路圖。45反饋移位型序列信號發生器－－例請設計一個產生100111序列的反饋移位型序列信號發生器。1、確定移位寄存器位數：2n-1<M≤2n；M＝6，所以n≥3；2、選取確定M個狀態及觸發器數n；將100111按三位一組劃成六個狀態：100、001、011、011、111、111、110；其中有重復狀態111，將n取4，重新劃分狀態，得到：1001、0011、0111、1111、1110、1100，沒有重復狀態，確定n＝4。46反饋移位型序列信號發生器－－例3、畫出狀態表（圖），求出反饋函數；Q0Q1Q2Q3F(SL)100100110111111111101100×0××10×011111×××01×1××0010110100Q2Q3Q0Q1F的卡諾圖11100147×0××10×011111×××01×1××0010110100Q2Q3Q0Q1反饋移位型序列信號發生器－－例4、檢查自啟動；畫出完全狀態圖：發現有無效循環，需修改設計048反饋移位型序列信號發生器－－例5、畫出邏輯電路圖。49計數型序列信號發生器計數型序列信號發生器一般由移位寄存器和反饋網絡組成。計數型序列信號發生器的設計步驟：確定計數器模值；按計數器的狀態轉移關系和序列碼要求設計組合輸出網絡。50序列信號發生器與計數器非常類似序列信號發生器計數器51計數型序列信號發生器－－例請設計一個產生1101000101序列的反饋移位型序列信號發生器。1、確定計數器模值。序列共有10位數碼，需要模10的計數器。采用Oc置數法，可任意選取10個狀態，我們選取0110～1111。2、按計數器的狀態轉移關系和序列碼要求設計組合輸出網絡。用卡諾圖法5200101001101111××01××××0010110100QDQCQBQA計數型序列信號發生器－－例2、按計數器的狀態轉移關系和序列碼要求設計組合輸出網絡。QDQCQBQAZ01101011111000010011101001011011000110111110011111537.3.2m序列碼發生器m序列碼也稱偽隨機序列碼。m序列碼的主要特點：每個周期中，“1”出現2n-1次，“0”出現2n-1-1次，概率幾乎相等；序列中連1的數目是n，連0的數目是n－1；“1”、“0”分布無規律，具有類似白噪聲的（偽）隨機性；m序列碼發生器一般是反饋移位型結構的電路，由n位移位寄存器加異或反饋網絡組成。m序列發生器其序列長度為M＝2n－1，只有全0一個冗余狀態。m序列發生器的反饋函數有一定的規律，可用查表的方式設計。54m序列碼發生器，有全0這個冗余狀態，不具備自啟動功能。設計中可采用兩種方法解決：加全0校正項－－全0狀態置數。m序列碼發生器m序列反饋函數表，詳見P.168，表7－23。以M＝7的m序列發生器為例：557.4MSI同步時序電路的分析與設計分析方法設計方法56MSI同步時序電路的分析方法與前述的時序電路分析方法類似，需注意各控制端口，然后列出態序表或狀態圖以確定狀態遷移關系，再分析輸出，提取功能。MSI同步時序電路分析步驟寫出激勵方程（重點分析控制端）；列出態序表，畫出狀態圖，確定狀態遷移關系；畫波形圖，分析邏輯功能。57MSI同步時序電路的分析－－例分析圖示電路的邏輯功能。1、寫出激勵方程（重點分析控制端）；2、列出態序表，畫出狀態圖，確定狀態遷移關系；

QDQCQBQALD操作00000置00101計00111計01000置01101計01111計10000置10101計10111計11000置11101計11111計58MSI同步時序電路的分析－－例（續）3、畫波形圖，分析邏輯功能；

QDQCQBQALD操作00000置00101計00111計01000置01101計01111計10000置10101計10111計11000置11101計11111計模12計數器：QD輸出為12分頻對稱方波；QC輸出為6分頻對稱方波；QBQA輸出為3分頻不對稱方波。59MSI同步時序電路的設計方法與前述的時序電路設計方法類似，有幾點不同：狀態不一定要化簡；（除非能夠減少MSI的器件數目）狀態分配需考慮器件的功能；求三大方程時，要注意每個狀態下對應的操作。60MSI同步時序電路的設計－－例用72LS169設計模5可逆計數器，X＝0時加法計數、X＝1時減法計數；完成一次計數過程后輸出一個高電平脈沖。×計××10計/置計/置