基于FPGA的三種信號處理器的集成設計引言已在數據通信、電信、無線通信、消費類產品、醫療、工業和軍事等各應用領域當中占據重要地位。推出采用90nm工藝的大容量StratixII系列具有創新的自適應體系，即自適應邏輯模塊（ALM），使其在單個器件中具有雙倍多的邏輯容量（多達71760個ALM），比第一代Stratix器件速度快50%，效率提高25%。公司提供的QuartusII軟件開發工具能夠方便地完成設計輸入、、仿真，同時還為用戶提供了豐富的宏庫、LPM（參數化模塊庫）和IP核，方便了軟件設計。正是由于StratixII系列FPGA以上的諸多優點，才使得我們能夠實現三種信號處理器的單芯片集成設計，不但提高了系統集成度，減小了體積和成本，同時設計的靈活性、可靠性和實用性也大為加強。目株骯EjJPiFEHfl樣異研1處它.中賣r'? '■:壇陽二國1劫目標檢制需迅信號處理咨熱端一用圖1所示的是動目標檢測雷達信號處理機的主要組成部分，虛線中的處理模塊是本系統要完成的工作。其中，陣列由16個陣元組成，脈沖重復周期為1000Hz，每個脈沖回波采樣1024次，故而形成1M的數據率，脈沖積累數為128個。陣元信號AD采樣后送入脈沖壓縮處理器進行匹配濾波，把寬脈沖變成窄脈沖，然后經過DBF將16路信號合成6個波束通道信號，接收某些特定方向的信號，再經由MTD和進行動目標檢測和恒虛警判別后，把目標的距離和速度信息送給后續的算法處理，最后將結果送出給雷達顯示系統。本系統的硬件由單片FPGA加外部三組和一片組成，其中，高性能的FPGA保證了硬件系統的簡潔，由于DBF和MTD處理后的矩陣形式的數據都不能直接送入下一級處理，必須經由外部進行過程存儲，通過讀寫地址的變換送入一級。中保存一些慢速變化的數據，在本系統中，它保存了一張16位的對數查找表。波束形成器的原理和實現常見波束形成器的原理如圖2，采用數字方法對陣列的陣元接收信號加權處理形成波束，陣列天線陣元的方向圖是全方向的，陣列的輸出經過加權求和后，將陣列接收方向增益聚集在一個方向上，相當于形成了一個波束，只要信號處理的速度足夠快，就可以產生不同指向的波束。本系統要形成六個波束，用x[r，t]（10勺6,G1）表示第r個陣元的時間軸上第t個復信號，用y[s，t]（1卷06,G1）表示第s個波束的時間軸上第t個復信號，權值用w（6316的矩陣）表示，它們的關系如式（1）所示。內部13M標就或彼SRAM胞隊煞號/1<J<內部13M標就或彼SRAM胞隊煞號/1<J<LSjRAM_J里之里加鳴|_4WKitMSJ?AM波束形成器的功能實現框圖如圖3，經過脈壓處理的速率16M的復信號送入能存儲16x2個數據的乒乓RAM中，兩部分輪換讀寫，同一時刻的16個陣元的復信號依次進入乒乓RAM的一部分；權值存放在內部RAM中，由公式1可以看出，共需16x6個復權值，這六組權值和同一時刻的16個陣元信號送入乘加器中，依次進行乘加運算，顯然同一時刻的16個陣元信號需要重復送入6次，乘加器以16次乘加計算為一個周期，鎖存輸出一個結果，同時清空內部寄存；最后形成一個6M數據率的波束信號通過控制器輪換寫入外部的兩組SRAM中，為保證系統的實時性，每組SRAM都有單獨的地址、數據和控制總線與FPGA相聯，以乒乓形式進行讀寫操作，考慮到后續MTD處理器的工作需要，第組SRAM需要積累128個脈沖周期的信號數據。地址產生器根據需要產生各個模塊的地址信號。由以上分析看出，波束形成器的核心部分復數乘法器僅占用了一個內部的DSP功能塊，配置成4個16x16的乘法器，資源占用很低，另一方面根據實時處理需要乘法器僅需工作在96M頻率上，遠低于其工作極限（370M以上），足以保證其工作的穩定性和可靠性。動目標檢測器的原理和實現作為雷達數字信號處理核心部分的動目標檢測器的基本原理是應用了電磁波的多譜勒效應，和雷達之間有相對運動（速度v）的目標所反射的雷達回波信號在雷達接收端會產生大小為2v。的頻率偏移，稱為多譜勒頻率。MTD就是采用匹配的方法在復雜的雷達回波中檢測出目標的多譜勒頻率，并以此來確定動目標的距離、速度和方位。其中匹配是一組不同中心頻率的（FIR形式或FFT形式），FFT方法雖然運算量小，但由于運算點數較少而使此優點不十分明顯，且其靈活性差，止帶衰減小，對雜波抑制能力差，常不能滿足要求，而FIR形式具有靈活性高、運算控制簡單、可根據雜波設計達到自適應和雜波抑制能力強等優點，得到廣泛應用。經常采用的FIR形式的濾波是一種適用于Kalmus處理的全共軛對稱形式的運算，在這種算法中，若濾波器組共有N個濾波器，則第k個濾波器（KN2-1）的權系數與第N-k-1個濾波器的權系數共軛對稱。這樣，由式（2）可以看出權系數的存儲量減少了一半，實際乘法的計算量也減少了一半。"4雙=出+則與野ft孥H步的4并J-中）~Qh*K'J七『為’-頁號 r2j本系統要對六個波束分別進行MTD運算，每個濾波器組有128個濾波器，由于前端脈沖積累數為128個，故每組濾波器有128個權值與其相對應進行乘加運算。用y[s,t](10S06)表示第s個波束的第t個復信號，用z[s,u,N](10S06)表示第s個波束第u通道第n個輸出值，權值用w表示，它們的關系如式(3)所示。L27五吊加力/ 昂J*[。24十足，。「哲孫i]八&氣n<1024,l<y<12Sy f:3J六波束動目標檢測器的功能實現框圖如圖3，存在外部SRAM中的數據以12M速度讀取存入六組乒乓RAM中，每組可以存放128x2個復數，用于存放單個波束128次脈沖積累中相同距離門的128個數據,設每組分為上下兩部分,存入順序如下：1組上,2組上,3組上,4組上,5組上,6組上,1組下,2組下,3組下,4組下,5組下,6組下,1組上,..。這樣六個波束的多通道濾波器可以并行處理,區別僅是啟動時間和結束時間不同。每個多通道濾波器由一個復數乘加器和一塊用于存放權值的內部RAM構成，由于前面討論過的共軛對稱性，內部權值共需存儲64x128個，這些權值依次與內部乒乓RAM中準備就緒的128個復數在乘加器中進行乘法和加減法運算，每組內部RAM中的128個復數需要重復讀取64次，乘加器以128次乘加計算為一個周期,鎖存輸出對稱通道的兩個結果,同時清空內部寄存；每個波束的多通道濾波器輸出速度均為2M，通過多路選擇器分時送入求模器，最后經SRAM控制器以12M的速度寫入外部5區人乂。求模算法可用近似公式(4)求出：這一近似算法的最大誤差為1.379%這一近似算法的最大誤差為1.379%，在軟件設計上主要用到了比較器、移位器和加減法器。后個屏疵耳柬RAM的陽油常程&I罩迪道能現需十*就初冬通過魄渡若后個屏疵耳柬RAM的陽油常程&I罩迪道能現需十*就初冬通過魄渡若法總斗$國道攏％需由以上分析看出，六波束動目標檢測器的核心部分復數乘法器共占用了六個內部的DSP功能塊，配置成24個16x16的乘法器，資源占用很低，另一方面根據實時處理需要乘法器僅需工作在128M頻率上，遠低于其工作極限（370M以上），足以保證其工作的穩定性和可靠性。另外，MTD部分處理一批數據（128個脈沖積累）的時間僅為前端積累時間128ms的一半，這樣，外部SRAM就不需要占用兩套總線對后續數據做乒乓處理了，留出的另一半時間用于恒虛警檢測器從SRAM中讀取積累數據，不僅減少了FPGA外部I/O口的占用量和外部SRAM的需求容量，而且也減小了輸出延遲，提高實時性能表現。恒虛警檢測器的原理和實現（constant）處理技術，用于在雜波環境變化時，防止雷達的虛警概率發生太大的變化，同時保證一定的檢測概率，是一種對雜波問題很在效的處理技術，可以隨本地噪聲能量信息設置門限。處理方法可分為時間法和空間法兩大類，第一類方法采用了熱噪聲估值門限和時間估值門限來控制虛警概率，在非雜波區，用熱噪聲估值來構成門限估值器，因此消除了CFAR損失。第二類方法包括平面平均相減組合式CFAR及各種距離平均CFAR處理器，如單元平均，選小單元平均，選大單元平均等，它們的共同特點是利用鄰近檢測單元的某些參考單元的采樣值對檢測單元內的雜波強度進行估計，并據此形成檢測門限，適用于空域比較平穩、時域變化比較劇烈的雜波環境。在這里我們選用了選大單元平均（GO-CFAR）恒虛警方法，原理如圖5所示。恒虛警檢測器的功能實現框圖如圖6所示。SRAM控制器將存在外部SRAM中的數據按波束號、濾波器號、距離號順序依次經過對數處理后送入GO-CFAR進行檢測，對每個波束、每個濾波器的1024個距離點上判別目標的有無（0或1），由圖4所示可以看出，GO-CFAR檢測模塊對大量的相鄰數據進行了寄存，因而需要用控制器在每個濾波器1024個信號檢測完成后進行即

時清空，以利于下一個濾波器數據的進入，控制器還要負責GO-CFAR檢測模塊運行、停止和數據進入的控制。在數據檢測的同時，計數器根據檢測模塊系統時鐘運行情況進行三種計數，這三個計數器的計數情況對應當前檢測單元的波束號（0-5）、濾波器號（0-127）、距離號（0-1023），當檢測模塊判斷出有目標（輸出邏輯1）時，三個計數器的計數值被數據合成器鎖存并輸出。最后合成的數據為32位，其中高8位以無符號數形式表示波束信息（范圍。?5）,中8位以無符號數形式表示濾波器信息（范圍。?127）；低16位以無符號數形式表示距離信息（范圍。?1023）。這樣處理的數據輸出結果對后續算法的操作實施非常有利。系統性能分析和改進縱觀整個系統，其硬件結構較為簡單。由于FP2GA的IO資源豐富，外部SRAM總共有三套32位數據總線與其相聯，使得FPGA讀寫外部存儲器的速度需求都在20M以內，因而十分便于硬件實施，避免了很多高速信號處理板設計時要充分考慮的電磁兼容性和抗干擾問題。需要實時高速信號處理的部分都在FP2GA內部完成，這些優點都是由以下幾個方面對其資源的充分利用所保證的，首先整個設計需要的各種不同的時鐘信號，比較典型的有16M，12M，96M，128M，2M，6M等，對FPGA內部PLL的充分利用使我們能毫不費力的產生如此多不同頻率和數目的高穩定、低時延的內部時鐘信號，同時外部時鐘源的數目可能只有一兩個。其次，作為運算核心的復數乘法器需要靈活高速的輸入數據緩沖，對FPGA內部嵌入式RAM塊的使用使這一點得到了有力的保證，在系統中，它們被大量的配置成不同容量的乒乓RAM，這些乒乓RAM都具有不同的讀寫時鐘，使得慢速寫高速讀的操作可以高效完成，例如在MTD濾波器中配置的乒乓RAM寫入為12M，讀出為128M；同時，另一些內部嵌入式RAM塊被配置成為存儲固定權值用的高速大容量RAM，因為這些數據最高讀取速度為128M，若放在FPGA片外則硬件實施的復雜性大為加強。這些數值固定的權值也不需要額外的存儲，它們在軟件操作時以RAM初值表的形式輸入，通過下載與FPGA程序一同存儲在配置芯片中，上電配置時自動下載到相應的硬件單元。最后，系統的高度集成不僅緣于內部大量的自適應邏輯模塊使其比上一代產品在邏輯容量上成倍增加，而且有賴于大量硬件DSP功能塊的使用，這些功能塊能方便地實現乘法器而不占用邏輯資源。傳統上用邏輯單元搭建一個32x32的復數乘法器需要近一千個邏輯單元，照此計算本系統共使用了7個復乘器，用DSP功能塊實現節省了七千個左右的邏輯單元，同時在計算速度上也大為提高。雖然FPGA內部嵌入式硬件資源減化了部分軟件工作，但由于三種處理器的集成，帶來了大量的接口操作和數據同步的工作，因此，軟件工作仍是本系統設計過程的難點，具體表現在兩方面，首先，內外存儲器地址操作復雜。三個處理器對一批128個脈沖積累數據操作的順序和方式不一樣，需要外部SRAM進行暫存，因而在讀和寫過程中要變化地址操作以實現數據傳遞順序的改變，地址操作帶來了較大的工作量；另外內部乒乓RAM的讀寫時鐘相差大，讀寫地址也要精心處理。其次，控制時序復雜。動目標檢測器和恒虛警檢測器的工作只用了一半的數據積累時間，因此需要頻繁的啟動和停止，同時恒虛警檢測器內的GO-CFAR檢測模塊也需要頻繁的啟動和停止，對控制時序的要求很高，形成大量的軟件工作。本系統還存在以下兩方面可以改進的方向以適應更大數據量和更高實時處理速度要求的情況，一是將外部存儲器由SRAM換成，這將帶來存儲容量上的突破，適用脈沖積累數提高和DBF合成波束數目增多的情況。二是將對數表由外部的移至FPGA內部，從而把對數操