3.存儲器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？為什么要分這些層次？計算機如何管理這些層次？

答：存儲器的層次結(jié)構(gòu)主要體現(xiàn)在Cache—主存和主存—輔存這兩個存儲層次上。

Cache—主存層次在存儲系統(tǒng)中主要對CPU訪存起加速作用，即從整體運行的效果分析，CPU訪存速度加快，接近于Cache的速度，而尋址空間和位價卻接近于主存。

主存—輔存層次在存儲系統(tǒng)中主要起擴容作用，即從程序員的角度看，他所使用的存儲器其容量和位價接近于輔存，而速度接近于主存。第1頁/共74頁

綜合上述兩個存儲層次的作用，從整個存儲系統(tǒng)來看，就達到了速度快、容量大、位價低的優(yōu)化效果。

主存與CACHE之間的信息調(diào)度功能全部由硬件自動完成。而主存—輔存層次的調(diào)度目前廣泛采用虛擬存儲技術(shù)實現(xiàn)，即將主存與輔存的一部份通過軟硬結(jié)合的技術(shù)組成虛擬存儲器，程序員可使用這個比主存實際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當(dāng)程序運行時，再由軟、硬件自動配合完成虛擬地址空間與主存實際物理空間的轉(zhuǎn)換。因此，這兩個層次上的調(diào)度或轉(zhuǎn)換操作對于程序員來說都是透明的。第2頁/共74頁4.說明存取周期和存取時間的區(qū)別。

解：存取周期和存取時間的主要區(qū)別是：存取時間僅為完成一次操作的時間，而存取周期不僅包含操作時間，還包含操作后線路的恢復(fù)時間。即：

存取周期=存取時間+恢復(fù)時間

5.什么是存儲器的帶寬？若存儲器的數(shù)據(jù)總線寬度為32位，存取周期為200ns，則存儲器的帶寬是多少？

解：存儲器的帶寬指單位時間內(nèi)從存儲器進出信息的最大數(shù)量。

存儲器帶寬=1/200ns×32位

=160M位/秒=20MB/S=5M字/秒

注意字長（32位）不是16位。

（注：本題的兆單位來自時間=106）第3頁/共74頁6.某機字長為32位，其存儲容量是64KB，按字編址其尋址范圍是多少？若主存以字節(jié)編址，試畫出主存字地址和字節(jié)地址的分配情況。

解：存儲容量是64KB時，按字節(jié)編址的尋址范圍就是64KB，則：

按字尋址范圍=64K×8/32=16K字

按字節(jié)編址時的主存地址分配圖如下：0123…………65465534655327…………6553565533字地址

HB—————字節(jié)地址—————LB048……6552865532第4頁/共74頁討論：

1、在按字節(jié)編址的前提下，按字尋址時，地址仍為16位，即地址編碼范圍仍為0~64K-1，但字空間為16K字，字地址不連續(xù)。

2、

字尋址的單位為字，不是B（字節(jié)）。

3、畫存儲空間分配圖時要畫出上限。第5頁/共74頁7.一個容量為16K×32位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？當(dāng)選用下列不同規(guī)格的存儲芯片時，各需要多少片？

1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位

解：

地址線和數(shù)據(jù)線的總和=14+32=46根；

各需要的片數(shù)為：

1K×4：16K×32/1K×4=16×8=128片

2K×8：16K×32/2K×8=8×4=32片

4K×4：16K×32/4K×4=4×8=32片

16K×1：16K×32/16K×1=32片

4K×8：16K×32/4K×8=4×4=16片

8K×8：16K×32/8K×8=2X4=8片第6頁/共74頁討論：

地址線根數(shù)與容量為2的冪的關(guān)系，在此為214，14根；

數(shù)據(jù)線根數(shù)與字長位數(shù)相等，在此為32根。（注：不是2的冪的關(guān)系。）

：32=25，5根第7頁/共74頁8.試比較靜態(tài)RAM和動態(tài)RAM。

答：靜態(tài)RAM和動態(tài)RAM的比較見下表：特性SRAMDRAM存儲信息觸發(fā)器電容破壞性讀出非是需要刷新不要需要送行列地址同時送分兩次送運行速度快慢集成度低高發(fā)熱量大小存儲成本高低功耗高低可靠性高低可用性使用方便不方便適用場合高速小容量存儲器大容量主存第8頁/共74頁9.什么叫刷新？為什么要刷新？說明刷新有幾種方法。

解：刷新——對DRAM定期進行的全部重寫過程；

刷新原因——因電容泄漏而引起的DRAM所存信息的衰減需要及時補充，因此安排了定期刷新操作；

常用的刷新方法有三種——集中式、分散式、異步式。

集中式：在最大刷新間隔時間內(nèi)，集中安排一段時間進行刷新；

分散式：在每個讀/寫周期之后插入一個刷新周期，無CPU訪存死時間；

異步式：是集中式和分散式的折衷。第9頁/共74頁討論：

1）刷新與再生的比較：

共同點：

·動作機制一樣。都是利用DRAM存儲元破壞性讀操作時的重寫過程實現(xiàn)；

·操作性質(zhì)一樣。都是屬于重寫操作。第10頁/共74頁區(qū)別：

·解決的問題不一樣。再生主要解決DRAM存儲元破壞性讀出時的信息重寫問題；刷新主要解決長時間不訪存時的信息衰減問題。

·操作的時間不一樣。再生緊跟在讀操作之后，時間上是隨機進行的；刷新以最大間隔時間為周期定時重復(fù)進行。

·動作單位不一樣。再生以存儲單元為單位，每次僅重寫剛被讀出的一個字的所有位；刷新以行為單位，每次重寫整個存儲器所有芯片內(nèi)部存儲矩陣的同一行。第11頁/共74頁

·芯片內(nèi)部I/O操作不一樣。讀出再生時芯片數(shù)據(jù)引腳上有讀出數(shù)據(jù)輸出；刷新時由于CAS信號無效，芯片數(shù)據(jù)引腳上無讀出數(shù)據(jù)輸出（唯RAS有效刷新，內(nèi)部讀）。鑒于上述區(qū)別，為避免兩種操作混淆，分別叫做再生和刷新。

2）CPU訪存周期與存取周期的區(qū)別：

CPU訪存周期是從CPU一邊看到的存儲器工作周期，他不一定是真正的存儲器工作周期；存取周期是存儲器速度指標(biāo)之一，它反映了存儲器真正的工作周期時間。第12頁/共74頁

3）分散刷新是在讀寫周期之后插入一個刷新周期，而不是在讀寫周期內(nèi)插入一個刷新周期，但此時讀寫周期和刷新周期合起來構(gòu)成CPU訪存周期。

4）刷新定時方式有3種而不是2種，一定不要忘了最重要、性能最好的異步刷新方式。第13頁/共74頁10.半導(dǎo)體存儲器芯片的譯碼驅(qū)動方式有幾種？

解：半導(dǎo)體存儲器芯片的譯碼驅(qū)動方式有兩種：線選法和重合法。

線選法：地址譯碼信號只選中同一個字的所有位，結(jié)構(gòu)簡單，費器材；

重合法：地址分行、列兩部分譯碼，行、列譯碼線的交叉點即為所選單元。這種方法通過行、列譯碼信號的重合來選址，也稱矩陣譯碼。可大大節(jié)省器材用量，是最常用的譯碼驅(qū)動方式。第14頁/共74頁11.一個8K×8位的動態(tài)RAM芯片，其內(nèi)部結(jié)構(gòu)排列成256×256形式，存取周期為0.1μs。試問采用集中刷新、分散刷新及異步刷新三種方式的刷新間隔各為多少？

注：該題題意不太明確。實際上，只有異步刷新需要計算刷新間隔。

解：設(shè)DRAM的刷新最大間隔時間為2ms，則

異步刷新的刷新間隔=2ms/256行

=0.0078125ms=7.8125μs

即：每7.8125μs刷新一行。

集中刷新時，

刷新最晚啟動時間=2ms-0.1μs×256行

=2ms-25.6μs=1974.4μs第15頁/共74頁

集中刷新啟動后，

刷新間隔=0.1μs

即：每0.1μs刷新一行。

集中刷新的死時間

=0.1μs×256行

=25.6μs

分散刷新的刷新間隔=0.1μs×2

=0.2μs

即：每0.2μs刷新一行。

分散刷新一遍的時間

=0.1μs×2×256行=51.2μs則

分散刷新時，

2ms內(nèi)可重復(fù)刷新遍數(shù)

=2ms/51.2μs≈39遍第16頁/共74頁12.畫出用1024×4位的存儲芯片組成一個容量為64K×8位的存儲器邏輯框圖。要求將64K分成4個頁面，每個頁面分16組，指出共需多少片存儲芯片？

（注：將存儲器分成若干個容量相等的區(qū)域，每一個區(qū)域可看做一個頁面。）

解：設(shè)采用SRAM芯片，

總片數(shù)

=64K×8位/1024×4位

=64×2=128片

題意分析：本題設(shè)計的存儲器結(jié)構(gòu)上分為總體、頁面、組三級，因此畫圖時也應(yīng)分三級畫。首先應(yīng)確定各級的容量：

頁面容量

=總?cè)萘?頁面數(shù)

=64K×8位/4

=16K×8位；第17頁/共74頁

組容量

=頁面容量/組數(shù)

=16K×8位/16=1K×8位；

組內(nèi)片數(shù)=組容量/片容量

=1K×8位/1K×4位=2片；

地址分配：頁面號組號組內(nèi)地址2410

組邏輯圖如下：（位擴展）1K×4SRAM1K×4SRAMA9~0-WE-CSiD7D6D5D4D3D2D1D01K×8第18頁/共74頁

頁面邏輯框圖：（字擴展）1K×8（組0）1K×8（組1）1K×8（組2）1K×8（組15）………………組譯碼器4:16-CS0-CS1-CS2-CS15A9~0-WED7~0A10A11A12A13-CEi16K×8G第19頁/共74頁

存儲器邏輯框圖：（字擴展）16K×8（頁面0）16K×8（頁面1）16K×8（頁面2）16K×8（頁面3）頁面譯碼器2:4A14A15-CE0-CE1-CE2-CE3A13~0-WED7~0第20頁/共74頁13.設(shè)有一個64K×8位的RAM芯片，試問該芯片共有多少個基本單元電路（簡稱存儲基元）？欲設(shè)計一種具有上述同樣多存儲基元的芯片，要求對芯片字長的選擇應(yīng)滿足地址線和數(shù)據(jù)線的總和為最小，試確定這種芯片的地址線和數(shù)據(jù)線，并說明有幾種解答。

解：

存儲基元總數(shù)

=64K×8位

=512K位=219位；

思路：如要滿足地址線和數(shù)據(jù)線總和最小，應(yīng)盡量把存儲元安排在字向，因為地址位數(shù)和字數(shù)成2的冪的關(guān)系，可較好地壓縮線數(shù)。第21頁/共74頁

設(shè)地址線根數(shù)為a，數(shù)據(jù)線根數(shù)為b，則片容量為：2a×b=219；b=219-a；

若a=19，b=1，總和=19+1=

20；

a=18，b=2，總和=18+2=20；

a=17，b=4，總和=17+4=21；

a=16，b=8，總和=16+8=24；

…………

由上可看出：片字數(shù)越少，片字長越長，引腳數(shù)越多。片字數(shù)、片位數(shù)均按2的冪變化。

結(jié)論：如果滿足地址線和數(shù)據(jù)線的總和為最小，這種芯片的引腳分配方案有兩種：地址線=19根，數(shù)據(jù)線=1根；或地址線=18根，數(shù)據(jù)線=2根。第22頁/共74頁14.某8位微型機地址碼為18位，若使用4K×4位的RAM芯片組成模塊板結(jié)構(gòu)的存儲器，試問：

（1）該機所允許的最大主存空間是多少？

（2）若每個模塊板為32K×8位，共需幾個模塊板？

（3）每個模塊板內(nèi)共有幾片RAM芯片？

（4）共有多少片RAM？

（5）CPU如何選擇各模塊板？第23頁/共74頁

解：

（1）218=256K，則該機所允許的最大主存空間是256K×8位（或256KB）；

（2）模塊板總數(shù)=256K×8/32K×8

=8塊；

（3）板內(nèi)片數(shù)=32K×8位/4K×4位

=8×2=16片；

（4）總片數(shù)=16片×8=128片；

（5）CPU通過最高3位地址譯碼選板，次高3位地址譯碼選片。地址格式分配如下：板地址片地址片內(nèi)地址331217151412110第24頁/共74頁15.設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用-MREQ（低電平有效）作訪存控制信號，R/-W作讀/寫命令信號（高電平為讀，低電平為寫）。現(xiàn)有這些存儲芯片：

ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138譯碼器和其他門電路（門電路自定）。

試從上述規(guī)格中選用合適的芯片，畫出CPU和存儲芯片的連接圖。要求如下：

（1）最小4K地址為系統(tǒng)程序區(qū)，4096~16383地址范圍為用戶程序區(qū)；

（2）指出選用的存儲芯片類型及數(shù)量；

（3）詳細畫出片選邏輯。第25頁/共74頁

解：

（1）地址空間分配圖如下：4K（ROM）4K（SRAM）4K（SRAM）4K（SRAM）……0000H~0FFFH1000H~1FFFH2000H~2FFFH3000H~3FFFH

……

FFFFHY0Y1Y2Y3………A15=1A15=0第26頁/共74頁確定片選信號A15A14A13A12A11A10A9…A00000000…00000111…1……0010000…00010111…1……0011000…00011111…1……0100000…00100111…1……4KBROM4KBRAM14KBRAM24KBRAM3第27頁/共74頁

（2）選片：ROM：4K×4位：2片；

RAM：4K×8位：3片；

（3）CPU和存儲器連接邏輯圖及片選邏輯：+5V4K×4ROM74138（3：8）4K×4ROM4K×8RAM14K×8RAM24K×8RAM3CS0

CS1

CS2

CS3MREQA15A14A13A12CBAY0G2AG2BG1CPUA11~A0R/WD3~0D7~4Y1Y2Y3第28頁/共74頁討論：

1）選片：當(dāng)采用字擴展和位擴展所用芯片一樣多時，選位擴展。

理由：字擴展需設(shè)計片選譯碼，較麻煩，而位擴展只需將數(shù)據(jù)線按位引出即可。

本題如選用2K×8ROM，則RAM也應(yīng)選2K×8的。否則片選要采用二級譯碼，實現(xiàn)較麻煩。

當(dāng)需要RAM、ROM等多種芯片混用時，應(yīng)盡量選容量等外特性較為一致的芯片，以便于簡化連線。

2）應(yīng)盡可能的避免使用二級譯碼，以使設(shè)計簡練。但要注意在需要二級譯碼時如果不使用，會使選片產(chǎn)生二意性。第29頁/共74頁3）片選譯碼器的各輸出所選的存儲區(qū)域是一樣大的，因此所選芯片的字容量應(yīng)一致，如不一致時就要考慮二級譯碼。

4）其它常見錯誤：

EPROM的PD端接地；

（PD為功率下降控制端，當(dāng)輸入為高時，進入功率下降狀態(tài)。因此PD端的合理接法是與片選端-CS并聯(lián)。）

ROM連讀/寫控制線-WE；

（ROM無讀/寫控制端）

注：該題缺少“系統(tǒng)程序工作區(qū)”條件。第30頁/共74頁16.CPU假設(shè)同上題，現(xiàn)有8片8K×8位的RAM芯片與CPU相連。

（1）用74138譯碼器畫出CPU與存儲芯片的連接圖；

（2）寫出每片RAM的地址范圍；

（3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)，以A000H為起始地址的存儲芯片都有與其相同的數(shù)據(jù)，分析故障原因。

（4）根據(jù)（1）的連接圖，若出現(xiàn)地址線A13與CPU斷線，并搭接到高電平上，將出現(xiàn)什么后果？第31頁/共74頁

解：

（1）CPU與存儲器芯片連接邏輯圖：CPU8K×8RAM174138（3：8）R/WD7~0A12~08K×8RAM28K×8RAM38K×8RAM8…G2AG2BABCMREQA13A14A15CS0CS1CS2……CS7+5VG1第32頁/共74頁

（2）地址空間分配圖：8K×8RAM18K×8RAM28K×8RAM38K×8RAM48K×8RAM58K×8RAM68K×8RAM78K×8RAM8Y0Y1Y2Y3Y4Y5Y6Y70000H~1FFFH2000H~3FFFH4000H~5FFFH6000H~7FFFH8000H~9FFFHA000H~BFFFHC000H~DFFFHE000H~FFFFH第33頁/共74頁

（3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后，以A000H為起始地址的存儲芯片都有與其相同的數(shù)據(jù)，則根本的故障原因為：該存儲芯片的片選輸入端很可能總是處于低電平。可能的情況有：

1）該片的CS端與WE端錯連或短路；

2）該片的-CS端與CPU的MREQ端錯連或短路；

3）該片的CS端與地線錯連或短路；

在此，假設(shè)芯片與譯碼器本身都是好的。第34頁/共74頁

（4）如果地址線A13與CPU斷線，并搭接到高電平上，將會出現(xiàn)A13恒為“1”的情況。此時存儲器只能尋址A13=1的地址空間，A13=0的另一半地址空間將永遠訪問不到。若對A13=0的地址空間進行訪問，只能錯誤地訪問到A13=1的對應(yīng)空間中去。第35頁/共74頁22.某機字長為16位，常規(guī)的存儲空間為64K字，若想不改用其他高速的存儲芯片，而使訪存速度提高到8倍，可采取什么措施？畫圖說明。

解：若想不改用高速存儲芯片，而使訪存速度提高到8倍，可采取多體交叉存取技術(shù)，圖示如下：08……M08K19……M18K210……M28K311……M38K412……M48K513……M58K614……M68K715……M78K存儲管理存儲總線第36頁/共74頁8體交叉訪問時序：啟動M0：啟動M1：啟動M2：啟動M3：啟動M4：啟動M5：啟動M6：啟動M7：t單體存取周期由圖可知：每隔1/8個存取周期就可在存儲總線上獲得一個數(shù)據(jù)。第37頁/共74頁23.設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用M/-IO作為訪問存儲器或I/O的控制信號（高電平為訪存，低電平為訪I/O)，-WR（低電平有效）為寫命令，-RD（低電平有效）為讀命令。設(shè)計一個容量為64KB的采用低位交叉編址的8體并行結(jié)構(gòu)存儲器。現(xiàn)有右圖所示的存儲芯片及138譯碼器。

畫出CPU和存儲芯片（芯片容量自定）的連接圖，并寫出圖中每個存儲芯片的地址范圍（用十六進制數(shù)表示）。RAM…………AiA0OEDnD0WECE…………-OE允許讀-WE允許寫-CE片選第38頁/共74頁解：芯片容量=64KB/8=8KB

每個芯片（體）的地址范圍以8為模低位交叉分布如下：8K×8RAM8K×8RAM8K×8RAM8K×8RAM8K×8RAM8K×8RAM8K×8RAM8K×8RAMY0Y1Y2Y3Y4Y5Y6Y70000H，0008H，……，F(xiàn)FF8H0001H，0009H，……，F(xiàn)FF9H0002H，000AH，……，F(xiàn)FFAH0003H，000BH，……，F(xiàn)FFBH0004H，000CH，……，F(xiàn)FFCH0005H，000DH，……，F(xiàn)FFDH0006H，000EH，……，F(xiàn)FFEH0007H，000FH，……，F(xiàn)FFFH地址空間分配圖：地址范圍：第39頁/共74頁方案1：8體交叉編址的CPU和存儲芯片的連接圖：CPU8KBSRAM0體74138（3：8）-WR-RDD7~0A15~38KBSRAM1體8KBSRAM2體8KBSRAM7體…-G2A-G2BABCM/-IOA0A1A2-Y0-Y1-Y2……-Y7G1-WE-WE-WE-WE-OE-OE-OE-OE-CE-CE-CE-CE

注：此設(shè)計方案只能實現(xiàn)八體之間的低位交叉尋址，但不能實現(xiàn)八體并行操作。第40頁/共74頁方案2：8體交叉并行存取系統(tǒng)體內(nèi)邏輯如下：8KBSRAM-WE-OE輸入地址緩沖輸入數(shù)據(jù)緩沖-CEA12~0D7~0輸出數(shù)據(jù)緩沖片選信號擴展A15~3D7~0讀命令擴展寫命令擴展-Yi-RD-WRi體M/-IO

由于存儲器單體的存取周期為T，而CPU的總線訪存周期為（1/8）T，故體內(nèi)邏輯要支持單體的獨立工作速率。因此在SRAM芯片的外圍加了地址、數(shù)據(jù)的輸入/輸出緩沖裝置，以及控制信號的擴展裝置。第41頁/共74頁

CPU和各體的連接圖：由于存儲器單體的工作速率和總線速率不一致，因此各體之間存在總線分配問題，存儲器不能簡單地和CPU直接相連，要在存儲管理部件的控制下連接。CPU8KB0體74138（3：8）-WR-RDD7~0A15~38KB1體8KB2體8KB7體…-G2A-G2BABCM/-IOA0A1A2-Y0-Y1-Y2……-Y7G1-WE-WE-WE-WE-OE-OE-OE-OE-Y0-Y1-Y2-Y7存儲管理A12~0A12~0A12~0A12~0

第42頁/共74頁24.一個4體低位交叉的存儲器，假設(shè)存取周期為T，CPU每隔1/4存取周期啟動一個存儲體，試問依次訪問64個字需多少個存取周期？

解：本題中，只有訪問第一個字需一個存取周期，從第二個字開始，每隔1/4存取周期即可訪問一個字，因此，依次訪問64個字需：

存取周期個數(shù)

=(64-1)×(1/4)T+T

=（63/4+1）T=15.75+1=16.75T

與常規(guī)存儲器的速度相比，加快了：（64-16.75）T=47.25T

注：4體交叉存取雖然從理論上講可將存取速度提高到4倍，但實現(xiàn)時由于并行存取的分時啟動需要一定的時間，故實際上只能提高到接近4倍。第43頁/共74頁25.什么是“程序訪問的局部性”？存儲系統(tǒng)中哪一級采用了程序訪問的局部性原理？

解：程序運行的局部性原理指：在一小段時間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問；在空間上，這些被訪問的程序和數(shù)據(jù)往往集中在一小片存儲區(qū)；在訪問順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大(大約5:1)。存儲系統(tǒng)中Cache—主存層次采用了程序訪問的局部性原理。

第44頁/共74頁26.計算機中設(shè)置Cache的作用是什么？能不能把Cache的容量擴大，最后取代主存，為什么？

答：計算機中設(shè)置Cache主要是為了加速CPU訪存速度；

不能把Cache的容量擴大到最后取代主存，主要因為Cache和主存的結(jié)構(gòu)原理以及訪問機制不同（主存是按地址訪問，Cache是按內(nèi)容及地址訪問）。第45頁/共74頁27.Cache制作在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開又有什么好處？

答：Cache做在CPU芯片內(nèi)主要有下面幾個好處：

1）可提高外部總線的利用率。因為Cache在CPU芯片內(nèi)，CPU訪問Cache時不必占用外部總線；

2）Cache不占用外部總線就意味著外部總線可更多地支持I/O設(shè)備與主存的信息傳輸，增強了系統(tǒng)的整體效率；

3）可提高存取速度。因為Cache與CPU之間的數(shù)據(jù)通路大大縮短,故存取速度得以提高；第46頁/共74頁

將指令Cache和數(shù)據(jù)Cache分開有如下好處：

1）可支持超前控制和流水線控制，有利于這類控制方式下指令預(yù)取操作的完成；

2）指令Cache可用ROM實現(xiàn)，以提高指令存取的可靠性；

3）數(shù)據(jù)Cache對不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例32位），也可支持浮點數(shù)據(jù)（如64位）。第47頁/共74頁

補充討論：

Cache結(jié)構(gòu)改進的第三個措施是分級實現(xiàn)，如二級緩存結(jié)構(gòu)，即在片內(nèi)Cache（L1）和主存之間再設(shè)一個片外Cache（L2），片外緩存既可以彌補片內(nèi)緩存容量不夠大的缺點，又可在主存與片內(nèi)緩存間起到平滑速度差的作用，加速片內(nèi)緩存的調(diào)入調(diào)出速度（主存—L2—L1）。第48頁/共74頁28.設(shè)主存容量為256K字，Cache容量為2K字，塊長為4。

（1）設(shè)計Cache地址格式，Cache中可裝入多少塊數(shù)據(jù)？

（2）在直接映射方式下，設(shè)計主存地址格式。

（3）在四路組相聯(lián)映射方式下，設(shè)計主存地址格式。

（4）在全相聯(lián)映射方式下，設(shè)計主存地址格式。

（5）若存儲字長為32位，存儲器按字節(jié)尋址，寫出上述三種映射方式下主存的地址格式。第49頁/共74頁緩存塊地址字塊內(nèi)地址9位2位解：（1）

故，Cache共有512塊。Cache的塊號占9位。每塊4個字，塊內(nèi)地址占2位。（2）直接映射方式下主存地址格式為：主存字塊標(biāo)記緩存塊地址字塊內(nèi)地址18-11=7（位）9位2位第50頁/共74頁（3）四路組相聯(lián)，主存地址格式為：主存字塊標(biāo)記組地址字塊內(nèi)地址9位7位2位（4）全相聯(lián)映射，主存地址格式為：主存字塊標(biāo)記塊內(nèi)地址16位2位第51頁/共74頁主存字塊標(biāo)記緩存塊地址字塊內(nèi)地址18-11=7（位）9位4位主存字塊標(biāo)記組地址字塊內(nèi)地址9位7位4位主存字塊標(biāo)記塊內(nèi)地址16位4位（5）依次地址格式如下所示：第52頁/共74頁29.假設(shè)CPU執(zhí)行某段程序時共訪問Cache命中4800次，訪問主存200次，已知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系統(tǒng)的平均訪問時間和效率，試問該系統(tǒng)的性能提高了多少？解：ta=0.96×30ns+(1-0.96)×150ns=34.8nsCache-主存系統(tǒng)的訪問效率為：e=(tc/ta)×100%=30/34.8×100%=86.2%性能為原來的150ns/34.8ns=4.31倍，即提高了3.31倍。第53頁/共74頁30.一個組相聯(lián)映射的Cache由64塊組成，每組內(nèi)包含4塊。主存包含4096塊，每塊由128字組成，訪存地址為字地址。試問主存和Cache的地址各為幾位？畫出主存的地址格式。解：Cache：64×128=213

Cache的地址位數(shù)：13位。主存：4096×128=219主存的地址位數(shù)：19位cache組數(shù)：64/4=16，組地址所占的位數(shù)為4位，每一塊由128字組成，則，字塊內(nèi)地址為7位。主存字塊標(biāo)記的位數(shù)為：19-4-7=8（位），其格式如下所示：主存字塊標(biāo)記（8位）組地址（4位）字塊內(nèi)地址（7位）第54頁/共74頁31.設(shè)主存容量為1MB，采用直接映射方式的Cache容量為16KB，塊長為4，每字32位。試問主存地址為ABCDEH的存儲單元在Cache中的什么位置？解：(1)直接映射方式下主存的地址格式為：因塊長4個字，每字32位4個字節(jié)，所以塊內(nèi)地址為4位，Cache的塊數(shù)為：16KB/16B=1K=210（塊），故，緩存塊地址位數(shù)為10，因主存容量為1MB，則，主存以字節(jié)為尋址單位的地址為數(shù)為20位，由此可知，主存字塊標(biāo)記的位數(shù)為：20-4-10=6（位）主存字塊標(biāo)記緩存塊地址字塊內(nèi)地址6位10位4位第55頁/共74頁（2）地址ABCDEH，按直接映射方式把地址ABCDEH轉(zhuǎn)換為20位二進制的主存地址格式為：10101011110011011110因主存地址格式為3個字段，所以把上面的地址按（1）中的地址格式也分為3個字段，則為：10101011110011011110標(biāo)記Cache塊號塊內(nèi)地址所以，地址ABCDEH地址單元在Cache的1111001101B（或3CDH，973）塊的第1110B（14）個字節(jié)。第56頁/共74頁32.設(shè)某機主存容量為4MB，Cache容量為16KB，每字塊有8個字，每字32位，設(shè)計一個四路組相聯(lián)映射（即Cache每組內(nèi)共有4個字塊）的Cache組織。

（1）畫出主存地址字段中各段的位數(shù)；

（2）設(shè)Cache的初態(tài)為空，CPU依次從主存第0、1、2……89號單元讀出90個字（主存一次讀出一個字），并重復(fù)按此次序讀8次，問命中率是多少？

（3）若Cache的速度是主存的6倍，試問有Cache和無Cache相比，速度約提高多少倍？第57頁/共74頁（1）根據(jù)每字塊有8個字，每字32位（4字節(jié)），得出主存地址字段中字塊內(nèi)地址為3+2=5位。根據(jù)Cache容量為16KB=214B，字塊大小為8*32/8=32=25B，得Cache地址共14位，Cache共有214-5=29塊。根據(jù)四路組相聯(lián)映射，Cache共分為29/22=27組。根據(jù)主存容量為4MB=222B，得主存地址共22位，主存字塊標(biāo)記為22-7-5=10位，故主存地址格式為：主存字塊標(biāo)記（10位）組地址（7位）字塊內(nèi)地址（5位）第58頁/共74頁（2）由于每個字塊中有8個字，而且初態(tài)為空，因此CPU讀第0號單元時，未命中，必須訪問主存，同時將該字所在的主存塊調(diào)入Cache第0組中的任一塊內(nèi)，接著CPU讀第1~7號單元時均命中。同理，CPU讀第8，16，…，88號時均未命中。可見，CPU在連續(xù)讀90個字中共有12次未命中，而后8次循環(huán)讀90個字全部命中，命中率為：（3）設(shè)Cache的周期為t，則主存周期為6t，沒有Cache的訪問時間為6t×90×8，有Cache的訪問時間為t(90×8-12)+6t×12，則有Cache和無Cache相比，速度提高的倍數(shù)為：第59頁/共74頁35.畫出RZ、NRZ、NRZ1、PE、FM寫入數(shù)字串1011001的寫電流波形圖。

解：RZ：NRZ：NRZ1：PE：FM：1011001ttttt注意第60頁/共74頁36.以寫入10010110為例，比較調(diào)頻制和改進調(diào)頻制的寫電流波形圖。

解：寫電流波形圖如下：FM:MFM:MFM:10010110tt10010110頻率提高一倍后的MFM制。t第61頁/共74頁

比較：

1）FM和MFM寫電流在位周期中心處的變化規(guī)則相同；

2）MFM制除連續(xù)一串“0”時兩個0周期交界處電流仍變化外，基本取消了位周期起始處的電流變化；

3）FM制記錄一位二進制代碼最多兩次磁翻轉(zhuǎn)，MFM制記錄一位二進制代碼最多一次磁翻轉(zhuǎn)，因此MFM制的記錄密度可提高一倍。上圖中示出了在MFM制時位周期時間縮短一倍的情況。由圖可知，當(dāng)MFM制記錄密度提高一倍時，其寫電流頻率與FM制的寫電流頻率相當(dāng)；第62頁/共74頁4）由于MFM制并不是每個位周期都有電流變化，故自同步脈沖的分離需依據(jù)相鄰兩個位周期的讀出信息產(chǎn)生，自同步技術(shù)比FM制復(fù)雜得多。第63頁/共74頁37.畫出調(diào)相制記錄01100010的驅(qū)動電流、記錄磁通、感應(yīng)電勢、同步脈沖及讀出代碼等幾種波形。

解：I：

：e：T：D：01100010ttttt寫入讀出第64頁/共74頁注意：

1）畫波形圖時應(yīng)嚴格對準(zhǔn)各種信號的時間關(guān)系。

2）讀出感應(yīng)信號不是方波而是與磁翻轉(zhuǎn)邊沿對應(yīng)的尖脈沖；

3）同步脈沖的出現(xiàn)時間應(yīng)能“包裹”要選的讀出感應(yīng)信號，才能保證選通有效的讀出數(shù)據(jù)信號，并屏蔽掉無用的感應(yīng)信號。PE記錄方式的同步脈沖應(yīng)安排對準(zhǔn)代碼周期的中間。

4）最后讀出的數(shù)據(jù)代碼應(yīng)與寫入代碼一致。第65頁/共74頁38.磁盤組有6片磁盤，最外兩側(cè)盤面可以記錄，存儲區(qū)域內(nèi)徑22cm，外徑33cm，道密度為40道/cm，內(nèi)層密度為400位/cm，轉(zhuǎn)速3600轉(zhuǎn)/分。

（1）共有多少存儲面可用？

（2）共有多少柱面？

（3）盤組總存儲容量是多少？

（4）數(shù)據(jù)傳輸率是多少？第66頁/共74頁

解：

（1）共有：6×2=12個存儲面可用；

（2）有效存儲區(qū)域=（33-22）/2

=5.5cm

柱面數(shù)

=40道/cm×5.5cm=220道

（3）內(nèi)層道周長=22

cm=69.08cm

道容量=400位/cm×69.08cm

=3454B

面容量=3454B×220道=759880B

盤組總?cè)萘?759，880B×12面

=9，118，560B第67頁/共74頁（4）轉(zhuǎn)速

=3600轉(zhuǎn)/60秒=60轉(zhuǎn)/秒

數(shù)據(jù)傳輸率

=3454