設計綜合與行為仿真第1頁，課件共63頁，創作于2023年2月

設計綜合和行為仿真-本章概要

本章詳細介紹了設計綜合和行為仿真的流程和方法。在設計綜合部分，介紹了綜合的概念、綜合屬性配置方法和綜合實現，以及RTL原理圖查看。在行為仿真部分，介紹了測試向量的生成、行為仿真工具、基于Modelsim軟件的行為仿真和基于ISE仿真器的行為仿真的實現，同時還介紹了使用波形和VHDL語言建立測試向量的方法。第2頁，課件共63頁，創作于2023年2月

設計綜合和行為仿真-行為綜合在集成電路設計領域，綜合是指設計人員使用高級設計語言對系統邏輯功能的描述，在一個包含眾多結構、功能、性能均已知的邏輯元件的邏輯單元庫的支持下，將其轉換成使用這些基本的邏輯單元組成的邏輯網絡結構實現。這個過程一方面是在保證系統邏輯功能的情況下進行高級設計語言到邏輯網表的轉換，另一方面是根據約束條件對邏輯網表進行時序和面積的優化。第3頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-行為綜合行為級綜合可以自動將系統直接從行為級描述綜合為寄存器傳輸級描述。行為級綜合的輸入為系統的行為級描述，輸出為寄存器傳輸級描述的數據通路。行為級綜合工具可以讓設計者從更加接近系統概念模型的角度來設計系統。同時，行為級綜合工具能讓設計者對于最終設計電路的面積、性能、功耗以及可測性進行很方便地優化。行為級綜合所需要完成的任務從廣義上來說可以分為分配、調度以及綁定。第4頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-行為綜合分配包括決定系統實現所需要的各個功能組件的個數以及種類。這些組件以及資源來自采用寄存器傳輸級描述的元件庫，包括諸如運算邏輯單元、加法器、乘法器和多路復用器等。分配同時也決定了系統中總線的數量、寬度、以及類型。第5頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-行為綜合

調度為行為級描述中的每個操作指派時間間隙，這也成為控制執行步驟。數據流從一級寄存器流向下一級寄存器并按調度所指定的執行步驟在功能單元上執行。每一個執行步驟的時間長度通常為一個時鐘周期，并且在這一個執行步驟中的操作被綁定到特定寄存器傳輸級描述的組件上。上述這些操作都完成后，系統所完成的功能被分配到各個功能單元模塊，變量被存儲在各個存儲單元，并且不同功能單元之間的互連關系也建立起來了。在實際的PLD設計流程中，邏輯綜合將使用硬件邏輯描述語言如Verilog、VHDL等描述的寄存器傳輸級（RTL）描述，轉換成使用邏輯單元庫中基本邏輯單元描述的門級網表電路。第6頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-XST綜合工具概述

當所有的設計完成，并且進行完語法檢查后，就可以使用Xilinx的XST工具或Synplify工具進行綜合了，綜合工具使用HDL代碼，然后生成支持的網表格式EDIF或NGC，然后Xilinx的實現工具將使用這些網表文件完成隨后的處理過程。在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務：查看綜合報告(viewSynthesisReport)查看RTL原理圖（ViewRTLschematic）查看技術原理圖（ViewTechnologySchematic）檢查語法（CheckSyntax）產生綜合后仿真模型（GeneratePost-SynthesisSimulationModel）。第7頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-XST綜合工具概述

綜合工具在對設計的綜合過程中，主要執行以下三個步驟：

1)語法檢查過程，檢查設計文件語法是否有錯誤；

2)編譯過程，翻譯和優化HDL代碼，將其轉換為綜合工具可以識別的元件序列；

3)映射過程，將這些可識別的元件序列轉換為可識別的目標技術的基本元件；第8頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-綜合選項的設置和綜合

綜合選項能夠使設計人員根據設計的要求進行設置來影響綜合行為。一種最常使用的綜合選項是選擇基于面積或者速度，來實現綜合優化目標。其它選項包括控制觸發器輸出的最大扇出以及所希望的設計頻率等。第9頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-綜合選項的設置和綜合根據下面的步驟進入綜合選項設置：

1.在源文件（Source）視圖中選擇stopwatch.vhd文件

2.在處理(Process)視圖中，用鼠標右擊“Synthesis”（綜合）選項，在出現的菜單中選擇“Properties”(屬性)。

3.如圖8.1所示，確保在屬性設置窗口下的“Propertydisplaylevel”的選項設置為“Advanced”，這允許設計者可以看到所有可用的綜合屬性設置；

4.在圖8.1的界面左側選擇“SynthesisOption”標簽選項，將“NetlistHierarchy”屬性設置為“Rebuild”，點擊“OK”按鈕。第10頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-綜合選項的設置和綜合圖8.1綜合屬性設置窗口第11頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-綜合選項的設置和綜合準備對設計進行綜合，然后生成網表（Netlist）文件，下面給出綜合的步驟；

1.選擇stopwatch.vhd2.在“Process”（處理）子窗口中，雙擊“Synthesis”，開始對設計進行綜合。第12頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-RTL符號查看在綜合完成后，XST將生成HDL代碼所對應的原理圖描述（RTLSchematic）。可以通過RTL原理圖查看工具，看到綜合后的邏輯連接關系。這里有兩種原理圖描述：

1.RTL原理圖（RTLSchmatic）是優化前的HDL代碼的邏輯；

2.技術原理圖（TechnologySchematic）是HDL綜合完成后的設計和目標技術的映射。第13頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-RTL符號查看通過下面的步驟，查看HDL設計的原理圖描述：

1.在處理子窗口，點擊“+Synthesize–XST”選項，將其下面的功能分層展開；

2.如果出現“SetRTL/TechViewerStartupMode”(設置RTL/Tech查看器啟動模式)對話框，則選擇“StartwiththeExploredWizard”。

3.如圖8.2的“CreateRTLSchemaitc”（創建RTL符號）開始界面，從“AvailableElement”列表中，選擇clk_divider和debounce元件，然后點擊“Add”按鈕將選擇的元件移動到“SelectedElementsList”列表中。

4.點擊“CreateSchematic”(創建原理圖)按鈕。第14頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-RTL符號查看圖8.2CreateRTLSchemaitc開始界面第15頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-RTL符號查看

RTL查看器允許設計者選擇設計的一部分作為原理圖進行顯示。如圖8.3所示，當顯示原理圖時，雙擊符號，進入到原理圖和查看不同設計元件和連接性。鼠標右擊原理圖來查看在原理圖查看器中可以執行的各種操作。圖8.3RTL原理圖第16頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-RTL符號查看當完成綜合后，在工程目錄下，將存在一個NGC文件。對于基于其它綜合工具的綜合實現可以參考XST綜合過程和相關綜合工具的使用手冊。第17頁，課件共63頁，創作于2023年2月行為仿真的實現-生成測試向量

VHDL還可以描述變化的測試信號。描述測試信號的變化和測試過程的模塊叫做測試平臺（Testbench），它可以對任何一個Verilog/VHDL模塊進行動態的全面測試。通過對被測試模塊的輸出信號的測試，可以驗證邏輯系統的設計和結構，并對發現的問題及時修改。測試平臺是為邏輯設計仿真而編寫的代碼，它能直接與邏輯設計接口。如圖8.2所示，通過向邏輯設計施加激勵，檢測被測模塊的輸出信號。

邏輯設計激勵響應圖8.2測試平臺的作用測試平臺結果顯示平臺第18頁，課件共63頁，創作于2023年2月行為仿真的實現-生成測試向量

測試平臺通常使用VHDL、Verilog、e或者OpenVera編寫，同時還能調用外部的文件和C函數。測試平臺可以使用同邏輯設計不同的描述語言，仿真器通常提供支持不同描述語言的混合仿真功能。

第19頁，課件共63頁，創作于2023年2月行為仿真的實現-生成測試向量硬件描述語言如Verilog和VHDL等，都提供了兩種基本的建模方式：行為級和寄存器傳輸級。寄存器傳輸級是對硬件邏輯進行可綜合性的描述，使用的是VHDL語言中可綜合邏輯設計激勵響應測試平臺結果顯示平臺的描述部分。寄存器傳輸級代碼可以由邏輯綜合工具直接轉換成門級電路。行為級描述是對硬件邏輯更為靈活和抽象的描述，描述的重點在于硬件邏輯的功能，通常不考慮時序問題。行為級代碼通常不能被邏輯綜合工具轉換成門級電路。測試平臺以行為級描述為主，不使用寄存器傳輸級的描述形式。第20頁，課件共63頁，創作于2023年2月行為仿真的實現-生成測試向量測試平臺主要由兩個組件構成：激勵生成和響應檢測。它們同被測單元（DUT,DeviceUnderTest）的關系如圖8.3所示。激勵生成被測單元響應檢測圖8.3測試平臺構成第21頁，課件共63頁，創作于2023年2月行為仿真的實現-生成測試向量

DUT是待測的邏輯電路。通常，DUT是使用硬件邏輯描述語言HDL編寫的寄存器傳輸級電路。激勵生成模塊的主要功能是根據DUT輸入接口的信號時序，對DUT產生信號激勵，將測試信號向量輸入到DUT中。響應檢測模塊根據DUT輸入接口的信號時序，響應DUT的輸出請求，并檢查輸出結果的正確性。第22頁，課件共63頁，創作于2023年2月第8章設計綜合和行為仿真-行為仿真的實現

生成測試向量建立測試平臺時，首先應針對DUT的功能定義測試向量；然后根據每一個測試向量的要求分別設計激勵生成和響應檢測模塊，要求激勵生成模塊能夠能在DUT的接口上產生該測試向量所需的信號激勵，響應檢測模塊能夠對DUT在這種信號激勵下的結果輸出進行響應和檢測；最后將激勵生成模塊、DUT和響應檢測模塊相連，組成驗證環境，在仿真器上進行仿真，根據響應檢測模塊的檢測報告來判斷測試向量是否通過測試。第23頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-設置仿真工具

Xilinx的ISE工具提供了集成設計流程，該設計流程支持基于MentorGraphics公司Modelsim仿真工具和ISE仿真工具，這兩種仿真工具均可從工程向導中運行。只有安裝Modelsim軟件才能使用Modelsim仿真工具，ModelSimPE和ModelSimSE是MentorGraphics公司ModelSim軟件的完全版本。為配合ISE11庫的仿真，需要使用ModelSim6.0或更高版本。ModelSimXE是基于ModelSimPE的ModelSimXinlinx版本。當安裝ISE軟件時，ISE仿真工具就自動安裝完成，所以不需要進行額外安裝。第24頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-配置Xilinx仿真庫

當設計中有需要例化的Xilinx基本元件、Core生成器元件和其它IP核時，必須要使用Xilinx的仿真庫才能對這樣的設計進行仿真。這些仿真庫保存了每一個元件的模型。這些模型描述了每一個元件的功能，為仿真工具提供了仿真時所需要的信息。

Modelsim軟件使用modelsim.ini文件確定編譯庫的位置。比如，將UNISIM庫編譯到c:\lib\UNISIM路徑下，在該文件中必須有下面的映射描述：UNISIM=C:\lib\UNISIM。第25頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-添加HDL測試平臺

下面給出添加測試平臺文件步驟和過程：

1.如果建立一個新的測試平臺文件，可選擇Project→NewSource，選擇文件類型為VHDLTestBench或VerilogTextFixture，生成一個仿真文件，可以在這個文件中定義所需要的測試平臺及其測試向量。

2.如果添加已經設計完成的測試平臺文件，可選擇Project→AddSource，在該設計中選擇測試平臺文件stopwatch_tb.vhd。第26頁，課件共63頁，創作于2023年2月設計綜合和行為仿真-添加HDL測試平臺

3.點擊“Open”按鈕。

4.檢查該文件的“Association”屬性選擇為“Simulation”。

5.點擊“OK”按鈕。

ISE會自動識別頂層設計文件并將其與測試文件進行關聯。第27頁，課件共63頁，創作于2023年2月設計綜合和行為仿真

--基于Modelsim行為仿真實現

下面所介紹的行為仿真是基于前面的秒表設計完成，并完成了設計綜合。為了實現對該設計的行為仿真，需要下面的文件：設計文件，測試平臺（Testbench）文件和Xinlinx仿真庫。

1、設計文件：VHDL、Verilog或原理圖文件。

2、Testbench文件：仿真設計過程中需要一個測試平臺文件作為仿真激勵源。

3、Xinlinx仿真庫：當在設計中涉及IP核時，應該創建Xinlinx仿真庫，庫中包含了DCM數字時鐘管理和核產生器（COREGenerator）元件。第28頁，課件共63頁，創作于2023年2月設計綜合和行為仿真

--基于Modelsim行為仿真實現如果在工程中已經添加了一個測試平臺文件，那么就可以用ModelSim完成行為仿真，ISE與ModelSim已經完全一體化，ISE能使用ModelSim創建工作路徑，編譯源文件，下載設計文件，并進行仿真。下面給出ISE的工程調用ModelSim仿真的步驟：

1.在SourceTab選項卡中，右鍵單擊器件名，如xc3s700A-4fg484，選擇Properties(屬性)選項；

2.在ProjectProperties(工程屬性)對話框的仿真器域（Simulatorfield）中選擇所使用的ModelSim類型，并和所使用的HDL語言進行關聯。第29頁，課件共63頁，創作于2023年2月設計綜合和行為仿真

--基于Modelsim行為仿真實現如果在工程中已經添加了一個測試平臺文件，那么就可以用ModelSim完成行為仿真，ISE與ModelSim已經完全一體化，ISE能使用ModelSim創建工作路徑，編譯源文件，下載設計文件，并進行仿真。使用ISE軟件或ModelSim軟件，仿真結果是相同的。第30頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--定位仿真程序

在ISE的仿真過程中能夠使用ModelSim軟件對設計進行仿真，下面給出定位ModelSim仿真程序的步驟：

1、在SourceTab選項卡中，選擇行為仿真（BehavioralSimulation）；

2、選擇Testbench測試文件（stopwatch_tb）；

3、在Processestab選項卡中，單擊+旁邊的ModelSimSimulator展開程序目錄層次；如果沒有ModelSim仿真程序，那么有可能是在ProjectProperties(工程屬性)對話框沒有將ModelSim選為仿真器，或者是ProjectNavigator無法找到modelsim.exe文件。第31頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--定位仿真程序

下面給出設置ModelSim單元的步驟

1、選擇Edit→Preferences；

2、單擊+展開ISEpreferences；

3、單擊IntegratedTools；

4、在右欄中,ModelTechSimulator下，定位modelsim.exe文件。如：c:\modeltech_xe\win32xoem\modelsim.exe；第32頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--設置仿真屬性

在ISE中可以設置包括網表屬性的多個ModelSim仿真屬性，下面給出設置行為仿真屬性的步驟：

1.在SourceTab選項卡中，選擇stopwatch_tb（Testbench測試文件）；

2.在Processestab選項卡中，單擊+旁邊的ModelSimSimulator展開程序目錄層次；

3.右鍵單擊SimulateBehavioralModel，選擇Properties（屬性）；

4.在ProcessProperties對話框中，見圖8.6設置Propertydisplaylevel為Advanced這個全局性的設置，可看到所有可用的屬性；第33頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--設置仿真屬性第34頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--設置仿真屬性

5、將仿真運行時間改為2000ns，單擊OK；通過上面步驟完成仿真屬性設置。第35頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--運行仿真

仿真屬性設置完成后，就可以準備運行ModelSim仿真軟件。雙擊SimulateBehavioralModel，啟動行為仿真。ModelSim仿真工具可以創建工作目錄，編譯源文件，添加設計，并進行指定時間的仿真模擬過程。該設計的工作頻率為100赫茲，因此需要設定足夠的時間長度來仿真。第一次復位后，輸出過渡的SF_D和LCD_E控制信號在大約33毫秒。這就是為什么計數器不在短時間的仿真中使用，只有通過對DCM信號監測來驗證計數器工作是否正常。第36頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--添加信號為了觀察仿真過程中的內部信號，必須將這些信號添加入到波形窗口中。ISE會自動將頂層端口信號加入到波形窗口，其它信號在基于被選結構的信號窗口中顯示，可以通過兩種基本方法將其它信號加入仿真波形窗口：

1、從Signal/Objectwindow中拖動到信號波形窗口；

2、在Signal/Objectwindow中選擇信號，選擇Add→Wave→SelectedSignals；下面介紹將DCM信號加入到波形窗口中的步驟（如果使用的是ModelSim6.0或更高版本，在默認狀態下，所有窗口均是docked，可選擇undock圖標來取消）：第37頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--添加信號

1、在Structure/Instance窗口中，單擊+展開uut目錄層次。圖8.5為Verilog的Structure/Instance窗口。當然原理圖或是VHDL的Structure/Instance窗口可能有所不同；

2、在Structure/Instance窗口中選擇dcm1，那么在Signal/Object窗口中的信號列表將被更新；

3、單擊并將Signal/Object窗口中的CLKIN_IN信號拖動到波形窗口中；

4、在Signal/Object窗口中，選擇下列信號：RST_IN、CLKFX_OUT、CLK0_OUT、LOCKED_OUT；

5、在Signal/Object窗口中右鍵單擊；

6、選擇AddtoWave→SelectedSignals；第38頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--添加信號第39頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--添加信號分割在ModelSim中，可以在波形窗口中添加分割，使得更容易區分不同的信號，下面給出在窗口中添加DCM信號分割窗口的步驟：

1、右鍵單擊波形窗口信號部分的任意位置，如果需要可先將窗口最大化；

2、選擇InsertDivider；

3、在DividerName框中輸入DCMSignals；

4、單擊OK；

5、將新建的信號拖到CLKIN_IN信號上方；第40頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--添加信號分割新增信號的波形還未給出，這是因為ModelSim還未記錄這些信號的數據。在默認情況下，只有重新經過仿真后，ModelSim才會記錄新添加到波形窗口中的信號。當波形窗口添加新信號后，需要重新進行仿真。第41頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--添加信號分割第42頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--重新仿真為了在ModelSim中重新完成仿真過程，需要執行以下操作步驟：

1、單擊RestartSimulation圖標；

2、在Restart對話框中，單擊Restart；

3、在ModelSim命令行中，輸入run2000ns，按下Enter鍵；仿真運行2000ns，仿真結束后，在波形窗口中可見DCM新波形。圖8.7重新仿真對話框第43頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--分析信號通過分析DCM信號來驗證計數器工作是否正常。CLK0_OUT信號需為50MHz，CLKFX_OUT需為26MHz。只在LOCKED_OUT信號為高時，DCM輸出信號有效。所以只在LOCKED_OUT信號為高時，才能分析DCM信號。ModelSim中可通過光標來測量信號之間的距離。下面給出測量CLK0_OUT信號的步驟：

1、選擇Add→Wave→Cursor，定位兩個光標（Cursors）；

2、在LOCKED_OUT信號為高后，單擊拖拽CLK0_OUT信號的第一個上升沿；

3、單擊拖拽第二個光標；

4、單擊FindNextTransition圖標兩次將光標移到CLK0_OUT信號的下一個上升沿；第44頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--分析信號

5、可觀察波形底部兩個光標之間的距離。測量值為20000ps（50MHz），即為測試平臺的輸入頻率，也是DCM的CLK0信號輸出；

6、同樣使用上述方式測量CLKFX_OUT。測量值為38462ps，約為26MHz；通過上面步驟，完成對CLK0_OUT信號的測量和分析。第45頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--保存仿真

ModelSim可保存列表中的所有信號，也可保存波形窗口中經過重新仿真后的新增信號。下面給出保存信號的步驟：

1、在波形窗口中，選擇File→Saveas；

2、在保存類型對話框中，將默認的wave.do重新命名為dcm_signal.do；

3、單擊Save；在重新啟動仿真之后，在波形窗口中選擇File→Load重新加載此文件。第46頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--基于ISim行為仿真實現

如果在工程中已經生成了一個測試平臺文件，那么就可以在ISim中進行行為仿真。ISE能創建工作路徑，編譯源文件，下載設計文件，并根據仿真屬性進行仿真。下面給出了使用ISE仿真器進行仿真的步驟：

1、在SourceTab選項卡中，右鍵單擊器件名，如xc3s700A-4fg484；

2、選擇Properties(屬性)選項；

3、在ProjectProperties(工程屬性)對話框的Simulatorfield中選擇ISim(VHDL/Verilog)；第47頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--定位仿真程序

在仿真過程中能夠使用ISim仿真器對設計進行仿真，并定位ISE仿真程序。下面給出定位仿真程序的步驟：

1、在SourceTab選項卡中的Sourcefor區域選擇Simulation（仿真），然后在下拉框中選擇Behavioral（行為）；

2、選擇Testbench測試文件（stopwatch_tb）；

3、在Processestab選項卡中，單擊+旁邊的ISimSimulator展開程序目錄層次；第48頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--定位仿真程序下面是可使用的仿真過程：

1、CheckSyntax：這個過程檢查測試平臺文件中的語法錯誤；

2、SimulateBehavioralModel：這一過程開始設計仿真；第49頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--設置仿真屬性

在ISE中可以設置包括網表屬性的多個ISE仿真器的仿真屬性。下面給出設置行為仿真屬性的步驟：

1、在SourceTab選項卡中，選擇測試平臺文件（stopwatch_tb）；

2、在Processestab選項卡中，單擊+旁邊的ISimSimulator展開程序目錄層次；

3、右鍵單擊SimulateBehavioralModel(仿真行為模型)；

4、選擇ProcessProperties（處理屬性）；圖8.11行為仿真屬性設置第50頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--設置仿真屬性5、如圖8.11所示，在ProcessProperties對話框中，設置Propertydisplaylevel為Advanced.這個全局性的設置，可看到所有可用的屬性

第51頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--設置仿真屬性

6、將仿真運行時間改為2000ns；

7、單擊“OK”按鈕；第52頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--運行仿真

一旦將ProcessProperties設置完成，那么已經準備好運行ISESimulator。啟動行為仿真，雙擊SimulateBehavioralModel。ISESimulator創建工作目錄，編譯源文件，加的設計，并進行指定時間的仿真模擬。大多數設計運行速度為100赫茲，并設定一定意義的時間來仿真。第一次復位后，輸出過渡的SF_D和LCD_E控制信號在大約33毫秒。這就是為什么計數器不在短時間的仿真中使用，只有DCM信號監測來驗證它們是否正常工作。第53頁，課件共63頁，創作于2023年2月設計綜合和行為仿真--添加信號

為了觀察仿真過程中的內部信號，必須將內部信號添加到波形窗口中，ISE會自動將頂層端口信號加入到波形窗口，其它信號在基于被選結構的信號窗口中顯示。下面將給出將DCM信號加入到波形窗口的步驟：1、在SimHierarchy窗口中的InstancesandProcesses面板中，點擊stopwatch_tb旁邊的>展開層次；2、點擊UUT旁的>展開目錄層次；圖8.12為VHDL的SimHierarchy窗口。用于原理圖的圖或者窗口布局可能有所不同

第54頁，課件共63頁，創作于202