數字電子技術Chart_52023/5/27數字電子技術Chart5[1]主要內容5.1概述5.2簡單可編程邏輯器件5.3高密度可編程邏輯器件5.4可編程邏輯器件的編程與測試數字電子技術Chart5[1]PLD器件的結構、特點和工作原理；用PLD器件實現函數。本章重點數字電子技術Chart5[1]1、可編程邏輯器件的含義及用途可編程邏輯器件，簡稱PLD。是一種可由用戶編程來實現各種邏輯功能的器件。它作為通用型的邏輯器件出現，但它的邏輯功能卻是由用戶通過編程來設定，因此，它同時具有專用型器件的特點。專用型和通用型邏輯器件是數字集成電路根據邏輯特點不同進行分類得到的。2、PLD的發展歷程及分類低密度PLD：ROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL。高密度PLD：可擦除的可編程邏輯器件EPLD、復雜可編程邏輯器件CPLD、可編程邏輯門陣列PFGA。在系統可編程邏輯器件：ISP-PLD5.1概述5.1.1可編程邏輯器件的發展數字電子技術Chart5[1]3、可編程邏輯器件電路的表示與門(b)輸出恒等于0的與門

(c)或門

(d)互補輸出的緩沖器(e)三態輸出的緩沖器

數字電子技術Chart5[1]5.2簡單可編程邏輯器件根據與門陣列、或門陣列和輸出結構的不同，簡單可編程邏輯器件（簡稱簡單PLD）可分為4種基本類型：PROM、PLA、PAL和GAL。簡單PLD也稱為低密度PLD，其基本框圖為：數字電子技術Chart5[1]5.2.1只讀存儲器ROM存儲器的相關概念:半導體存儲器是一種能存儲大量二進制信息的半導體器件。常見的半導體存儲器件舉例：軟盤、光盤、U盤、內存、閃存等。衡量存儲器性能的兩個主要指標：存儲容量和存取速度。1．存貯容量

定義：存貯二值信息的多少，用Bit或Byte為單位。1K=1024=2102．存取時間定義：連續兩次讀取（或寫入）操作所間隔的最短時間。

時間越短，速度越高。數字電子技術Chart5[1]存儲器的分類:1.按存取功能分類只讀存儲器（簡稱ROM）隨機存儲器（簡稱RAM）掩膜ROM可編程ROM可編程可擦除的ROM快閃存儲器紫外線擦除電擦除靜態RAM（結構復雜、速度快）動態RAM（結構簡單、集成度高、速度慢）2.按制造工藝分類雙極型MOS型（多用于大容量存儲）數字電子技術Chart5[1]1、掩膜ROM（1）掩膜ROM的特點不能由用戶編程，其中的程序是按照用戶的要求專門設計，出廠時內部存儲的數據已“固化”在里邊。常用來存放固定的數據或程序，如計算機系統的引導程序、監控程序、函數表、字符表等。數字電子技術Chart5[1]1、掩膜ROM存儲矩陣由存儲單元（二極管、雙極型三極管或MOS管）排列而成。地址譯碼器負責將輸入的地址翻譯成相應的控制信號，然后根據該信號從存儲矩陣中將指定單元中的數據選出，且送到輸出緩沖器。輸出緩沖器既可以提高存儲器的帶負載能力，也可以實現對輸出狀態的三態控制，以便與系統的總線聯接。（2）掩膜ROM的結構框圖及各部分的作用數字電子技術Chart5[1]2、可編程只讀存儲器PROM（1）特點在結構上，同樣由地址譯碼器、存儲矩陣和輸出緩沖器三部分組成。在出廠時已經在存儲矩陣的所有交叉點上全部制作了存儲元件，即相當于在所有存儲單元中都存入了1。數字電子技術Chart5[1]（2）PROM舉例16×8位PROM的結構原理圖熔絲PROM中的內容一經寫入，就不可能再修改，即只能寫入一次。所以PROM不可能滿足研制過程中經常修改存儲內容的需要。數字電子技術Chart5[1]11輸出緩沖VCCA1A0D1D3D2D0地址譯碼器存儲單元字線分析已存入數據的固定ROM電路。（二極管作存儲單元）☆地址譯碼器☆存儲單元地址譯碼器是一個與門陣列，每一個字線對應一個最小項，且是全部最小項。存儲單元是一個或門陣列，每一個位線是將所對應的與項相加，是最小項之和。位線例：固定PROM數字電子技術Chart5[1]11輸出緩沖VCCA1A0D1D3D2D0地址譯碼器存儲單元☆

地址譯碼器（字線）和存儲矩陣（位線）之間的關系。A1A0D3D2D1D000010101101010011111111001011010011111100011字線W和位線D的每個交叉點都是一個存儲單元。交叉點接二極管時相當于存1，沒有接二極管相當于存0。交叉點的數目就是存儲單元數。存儲容量＝字數X位數＝4X4交叉點還可以接三極管、MOS管等。只有W0為1其余為字線為00110有0為0，全1為1。有1為1，全0為0。數字電子技術Chart5[1]★

PROM通用陣列圖表示法：將字線和位線畫成相互垂直的一個陣列，字線和位線的每一個交叉點對應一個存儲單元，在交叉點上畫一個“點”，表示該單元存“1”，否則表示該單元存“0”。★

PROM方框圖：地址碼與陣列字線或陣列位線與陣列是輸入變量的全部最小項。不可編程。與項相加，可編程A1A0D3D2D1D0000101011010100111111110例：用二極管作存儲單元的固定ROM數字電子技術Chart5[1]3、可編程可擦除只讀存儲器EPROM（1）特點是一種可以多次改寫的ROM，總體結構與前面兩種ROM相同。最早研究成功并投入使用的EPROM是利用紫外線照射芯片上的石英窗口，從而抹去存儲器中的信息，再用電的方式寫入新的信息。存儲單元是用浮置柵雪崩注入型MOS管（FAMOS）構成的。數字電子技術Chart5[1]3、可編程可擦除只讀存儲器EPROM（2）EPROM芯片舉例------2764A0~A12：13條地址輸入線，表明芯片的容量是8K個單元。D0~D7：8條數據線，表明芯片中的每個存儲單元存放一個字節（即8位二進制數）。數字電子技術Chart5[1]4、電可擦除可編程只讀存儲器E2PROM（1）特點可用電信號進行在線擦除與重寫，需要時間很短。2716型E2PROM的容量為2K×8位，其邏輯符號為：（2）E2PROM芯片舉例------2716數字電子技術Chart5[1]4、電可擦除可編程只讀存儲器E2PROMA0~A10：11條地址輸入線。I/O0~I/O7：8條數據輸入/輸出線。數字電子技術Chart5[1]5、快閃存儲器（FlashMemory

）閃存具有較快的讀取速度

，以較大區塊進行數據抹擦。由于結構的限制，其擦除次數有限，通常在1萬至100萬次之間。與硬盤相比，閃存的動態抗震能力更強。典型應用：

筆記本、相機、U盤、手機等。數字電子技術Chart5[1]5.2.2可編程邏輯陣列PLA基本結構中包括與陣列和或陣列，這兩種陣列都可編程。清華大學電機系唐慶玉2003年11月15日編AND陣列可編程OR陣列可編程O2O1O0I2I1I0輸出輸入數字電子技術Chart5[1]問題：圖中的四個輸出的邏輯式分別是什么？該電路能否用來設計時序邏輯電路？數字電子技術Chart5[1]5.2.3可編程陣列邏輯PAL可編程陣列邏輯（ProgrammabeeArrayLogic）70年代末由MMI公司推出雙極性工藝、熔絲編程方式（一次性編程）是在FPLA（現場可編程邏輯陣列）基礎上發展而來的。由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成。數字電子技術Chart5[1]1、PAL的基本電路結構及特點基本電路結構數字電子技術Chart5[1]一個編程后的PAL電路：圖中的四個輸出的邏輯式分別是什么？若,則如何編程？數字電子技術Chart5[1]專用輸出結構可編程輸入/輸出結構寄存器輸出結構異或輸出結構運算選通反饋結構2、PAL的幾種輸出電路結構數字電子技術Chart5[1]PAL的輸出結構（1）－－專用輸出結構專用輸出結構的輸出端只能用作輸出使用。數字電子技術Chart5[1]PAL的輸出結構（2）－－可編程輸入/輸出結構該結構PAL的輸出端是一個可編程控制的三態緩沖器，同時可以做輸入端使用。數字電子技術Chart5[1]PAL的輸出結構（3）－－寄存器輸出結構利用寄存器輸出結構不僅可以存儲與－或邏輯陣列輸出的狀態，而且能很方便地組成各種時序邏輯電路。數字電子技術Chart5[1]PAL的輸出結構（4）－－異或輸出結構利用異或輸出結構不僅便于對與－或邏輯陣列輸出的函數求反，還可以實現寄存器的保持操作。數字電子技術Chart5[1]PAL的輸出結構（5）－－運算選通反饋結構利用該結構可以產生多種算術、邏輯運算。數字電子技術Chart5[1]PAL的應用（1）－－設計組合邏輯電路（例5.2）PAL的應用（2）－－設計時序邏輯電路（例5.3）PAL的應用：數字電子技術Chart5[1]GAL采用電可擦除的CMOS工藝制作，可以用電壓信號擦除并可重新編程。GAL器件的輸出端設置了可編程的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。通過編程可將OLMC設置成不同的工作狀態，這樣就可以用同一種型號的GAL器件實現PAL器件所有的各種輸出電路工作模式，從而增強了器件的通用性。GAL16V8的電路結構圖5.2.4通用陣列邏輯（GAL）1、GAL的基本電路結構及特點數字電子技術Chart5[1]GAL16V8I0/CLKI1I2I3I4I5I6I7I8GNDVCCF7F6F5F4F3F2F1F0I9/OE20111012-9腳輸入（固定）1腳時鐘（可定義成輸入）11腳輸出使能（可定義成輸入）12-19腳輸出（也可定義成輸入）I/OOI/OGAL16V8的引腳圖：數字電子技術Chart5[1]2、輸出邏輯宏單元(OLMC)(1)OLMC的結構圖9-30OLMC的內部結構一個或門：實現或邏輯，是或陣列中的一員；

一個D-FF：實現時序邏輯；四個數據選擇器：實現模式控制；(由AC0和AC1(n)編程控制)門電路：輔助功能。數字電子技術Chart5[1]3、OLMC的結構控制字

總控制屏蔽不用乘積項極性控制當SYN=1時，8個單元都是組合型；當SYN=0時，允許每個單元自定義為組合型或寄存器型(由AC0、AC1(n)確定)；數字電子技術Chart5[1]每個OLMC包含或門陣列中的一個或門。一個或門有8個輸入端，和來自與陣列的8個乘積項(PT)相對應。其中7個直接相連，第一個乘積項(圖中最上邊的一項)經PTMUX相連或門輸出為有關乘積項之和。異或門的作用是選擇輸出信號的極性。當XOR(n)為1時，異或門起反相器作用，否則起同相器作用。XOR(n)是控制字中的一位，n為引腳號。D觸發器(寄存器)對異或門的輸出狀態起記憶(存儲)作用，使GAL適用于時序邏輯電路。4個多路開關(MUX)在結構控制字段作用下設定輸出邏輯宏單元的組態。數字電子技術Chart5[1]PTMUX是乘積項選擇器，在AC1(n)·AC0控制下選擇第一乘積項或地(0)送至或門輸入端。OMUX是輸出類型選擇器，在AC1(n)+AC0控制下選擇組合型(異或門輸出)或寄存型(經D觸發器存儲后輸出)邏輯運算結果送到輸出緩沖器。TSMUX是三態緩沖器的使能信號選擇器，在AC1(n)和AC1控制下從UCC、地、OE或第一乘積項中選擇1個作為輸出緩沖器的使能信號。FMUX是反饋源選擇器。在AC1(n)、AC0控制下選擇D觸發器的Q、本級OLMC輸出、鄰級OLMC的輸出或地電平作為反饋源送回與陣列作為輸入信號。數字電子技術Chart5[1](2)結構控制字GAL的結構控制字共82位，每位取值為“1”或“0”，如圖9-31所示。圖中XOR(n)和AC1(n)字段下的數字對應各個OLMC的引腳號。圖9-31GAL的結構控制字數字電子技術Chart5[1]SYN決定GAL器件是具有寄存器型(時序型)輸出能力(SYN=0)，還是純粹組合型輸出能力(SYN=1)。在OLMC(12)和OLMC(19)中，SYN還替代AC1(n)，SYN替代AC0作為FMUX的選擇輸入，以維護與PAL器件的兼容性。AC0、AC1(n)方式控制位。8個OLMC公用1位AC0。AC1(n)共8位，每個OLMC(n)有1位，n為引腳號(12~19)。AC0,AC1(n)兩者配合控制各MUX的工作。XOR(n)極性控制位，共8位，每個OLMC(n)有1位，它通過異或門來控制輸出極性。XOR(n)=0時，輸出低有效；XOR(n)=1時，輸出高有效。數字電子技術Chart5[1]PT(n)積項禁止位，共64位，和與陣列中64個乘積項(PT0~PT63)相對應，用以禁止(屏蔽)某些不用的乘積項。在SYN、AC0、AC1(n)組合控制下，OLMC(n)可組態配置成5種工作模式，表9-4列出了各種模式下對控制位的配置和選擇。圖9-32(a)~(e)分別表示不同配置模式下OLMC的等效電路。OLMC組態的實現，即結構控制字各控制位的設定都是由開發軟件和硬件自動完成的。從以上分析看出GAL器件由于采用了OLMC，所以使用更加靈活，只要寫入不同的結構控制字，就可以得到不同類型的輸出電路結構。這些電路結構完全可以取代PAL器件的各種輸出電路結構。數字電子技術Chart5[1]表9-4OLMC工作模式的配置選擇數字電子技術Chart5[1]5.3高密度可編程邏輯器件通常將集成度大于1000門/片的PLD稱為高密度可編程邏輯器件（HDPLD）。可擦除可編程邏輯器件EPLD復雜可編程邏輯器件CPLD現場可編程門陣列FPGA數字電子技術Chart5[1]是一種集成度比PAL和GAL高得多的高密度PLD（1萬門以上）。基本結構與PAL和GAL類似，仍由可編程的與邏輯陣列、固定的或邏輯陣列和輸出邏輯宏單元（OLMC）組成。EPLD中的OLMC不僅可編程，而且OLMC中的觸發器還增設了預置數和異步置零功能，因此比GAL中的OLMC有更大的使用靈活性。5.3.1可擦除可編程邏輯器件（EPLD）數字電子技術Chart5[1]5.3.2復雜可編程邏輯器件（CPLD）1.CPLD的結構（a）通用CPLD結構框圖（b）邏輯塊結構圖數字電子技術Chart5[1]2.CPLD的組成Altera公司生產的MAX7000A從結構上主要包括邏輯陣列塊（LAB）、宏單元、I/O控制塊和可編程互連陣列（PIA）四部分。（1）邏輯陣列塊（LAB）每個邏輯陣列塊由16個宏單元組成，其輸入信號分別來自于PIA的36個通用邏輯輸入、全局控制信號和從I/O引腳到寄存器的直接輸入通道。（2）宏單元主要由與陣列、乘積項選擇陣列、一個或門、一個異或門、一個觸發器和四個數據選擇器構成，因此，每一個宏單元就相當于一片GAL。MAX7000A所有宏單元的OLMC都能單獨的被配置成組合邏輯工作方式或時序邏輯工作方式。數字電子技術Chart5[1]2.CPLD的組成（3）I/O控制塊MAX7000A的每一個I/O控制塊允許每個I/O引腳單獨的配置成輸入、輸出或雙向工作方式。所有I/O引腳都有一個三態輸出緩沖器，可以從6～16個全局輸出使能信號中選擇一個信號作為其控制信號，也可以選擇集電極開路輸出。（4）可編程互連陣列（PIA）PIA可以將多個LAB和I/O控制塊連接起來構成所需要的邏輯功能。MAX7000A中的PIA是一組可編程的全局總線，可以將輸入任何信號源送到整個芯片的各個地方。數字電子技術Chart5[1]5.3.3現場可編程門陣列（FPGA）是一種高密度PLD（3萬門以上/片）。電路結構不再是由與－或邏輯陣列和輸出邏輯宏單元（OLMC）組成，而是由若干獨立的可編程邏輯模塊組成。用戶可以通過編程將這些邏輯模塊連接成所需要的數字系統。數字電子技術Chart5[1]FPGA的基本結構形式示意圖：數字電子技術Chart5[1]FPGA的大部分引腳都與可編程的IOB相連，均可根據需要設置成輸入端或輸出端。每個CLB中都包含組合邏輯電路和存儲電路（觸發器）兩部分，可以設置成規模不大的組合邏輯電路或時序邏輯電路。為了能將這些CLB靈活地連接成各種應用電路，在CLB之間的布線區內配備了豐富的連線資源。這些互連資源包括不同類型的金屬線、可編程的開關矩陣和可編程的連接點。FPGA的結構特點：數字電子技術Chart5[1]FPGA的優點：FPGA的這種CLB陣列結構形式克服了PAL等PLD中那種固定的與－或邏輯陣列結構的局限性，在組成一些復雜的、特殊的數字系統時顯得更加靈活。同時，由于加大了可編程I/O端的數目，也使得各引腳信號的安排更加方便和合理。數字電子技術Chart5[1]FPGA的缺點：信號傳輸延遲時間不確定。在構成復雜的數字系統時一般總要將若干個CLB組合起來才能實現。而由于每個信號的傳輸途徑各異，所以傳輸延遲時間也就不可能相等。這不僅會給設計工作帶來麻煩，而且也限制了器件的工作速度。FPGA中的編程數