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文檔簡介
精品文檔-下載后可編輯基于FPGA的ARM并行總線研究與仿真-設計應用摘要:通過EP2C20Q240器件和LPC2478處理器,研究ARM應用系統外部并行總線的工作原理和時序特性,以及在FPGA中進行雙向總線設計的原則,設計并實現了FPGA并行總線.借助QuartusII仿真工具,對FPGA并行總線進行了時序仿真,并用SignalTapII邏輯分析儀進行在線測試,驗證設計的正確性.
0引言
在數字系統的設計中,FPGA+ARM的系統架構得到了越來越廣泛的應用,FPGA主要實現高速數據的處理;ARM主要實現系統的流程控制.人機交互.外部通信以及FPGA控制等功能.I2C.SPI等串行總線接口只能實現FPGA和ARM之間的低速通信;當傳輸的數據量較大.要求高速傳輸時,就需要用并行總線來進行兩者之間的高速數據傳輸.
下面基于ARM處理器LPC2478以及FPGA器件EP2C20Q240,以ARM外部總線的讀操作時序為例,研究兩者之間高速傳輸的并行總線;其中,數據總線為32位;并在FPGA內部構造了1024x32bits的SRAM高速存儲緩沖器,以便于ARM處理器快速讀寫FPGA內部數據.
1ARM并行總線的工作原理
ARM處理器LPC2478的外部并行總線由24根地址總線.32根數據總線和若干讀寫.片選等控制信號線組成.根據系統需求,數據總線寬度還可以配置為8位.16位和32位等幾種工作模式.
在本設計中,用到ARM外部總線的信號有:CS.WE.OE.DATA[310].ADDR[230].BLS等.CS為片選信號,WE為寫使能信號,OE為讀使能信號,DATA為數據總線,ADDR地址總線,BLS為字節組選擇信號.ARM的外部總線讀操作時序圖,分別如圖1所示.
根據ARM外部并行總線操作的時序,ARM外部總線的讀寫操作均在CS為低電平有效的情況下進行.由于讀操作和寫操作不可能同時進行,因此WE和OE信號不能同時出現低電平的情況.
數據總線DATA是雙向的總線,要求FPGA也要實現雙向數據的傳輸.在時序圖中給出了時序之間的制約關系,設計FPGA時應該滿足ARM信號的建立時間和保持時間的要求,否則可能出現讀寫不穩定的情況.
2FPGA的并行總線設計
2.1FPGA的端口設計
FPGA和ARM之間的外部并行總線連接框圖,如圖2所示.由于FPGA內部的SRAM存儲單元為32位,不需要進行字節組的選擇,因此BLS信號可以不連接.為了便于實現ARM和FPGA之間數據的快速傳輸,FPGA內部的SRAM既要與ARM處理器進行讀寫處理,還要跟FPGA內部的其他邏輯模塊進行數據交換,因此SRAM采用雙口RAM來實現.
從端口的方向特性看,DATA端口是INOUT(雙向)方式,其余端口均為IN(輸入)方式.從端口的功能看,clk20m是全局時鐘,在實現時應采用FPGA的全局時鐘網絡,這樣可以有效減少時鐘延時,保證FPGA時序的正確性.ADDR是16位的地址總線,由ARM器件輸入到FPGA.DATA是32位的雙向數據總線,雙向總線的設計是整個設計的重點.OE為ARM輸入到FPGA的讀使能信號.
WE為ARM輸入到FPGA的寫使能信號.CS為ARM輸入到FPGA的片選信號,FPGA沒有被ARM選中時必須輸出高阻態,以避免總線沖突.
2.2FPGA的雙向總線設計
在FPGA的并行總線設計中,如果頂層和底層的模塊都要用到雙向的IO端口,則要遵守設計原則;否則不利于VHDL程序的綜合.雙向IO端口的設計原則是:只有頂層設計才能用INOUT類型的端口,在底層模塊中應把頂層的INOUT端口轉化為獨立的IN(輸入).OUT(輸出)端口并加上方向控制端口.頂層設計的VHDL代碼如下:
其中,DATA_i.DATA_o和output_en均為FPGA內部的信號,在內部的各層次模塊中,通過這三個信號就可以進行單向的IO控制.這樣,頂層設計中雙向的DATA端口轉化為了內部單向的DATA_i(輸入).DATA_o(輸出)和output_en(輸出使能).在內部各模塊中,結合這三個信號以及ADDR.OE.WE.CS等信號,則可方便地實現ARM總線接口的功能.實現的VHDL關鍵代碼如下:
3仿真結果分析
通過QuartusII仿真工具,對FPGA并行總線進行時序仿真;仿真結果如圖3所示.根據ARM并行總線的讀寫時序圖要求,從仿真結果可以看出FPGA的總線接口設計滿足了設計的要求.由于選用的FPGA器件內部帶有邏輯分析儀的功能模塊,通過QuartusII軟件中的SignalTapII邏輯分析工具,對FPGA的設計模塊進行在線測試,發現總線時序了滿足ARM并行總線的要求,且工作穩定,從另一個角度驗證了設計和仿真結果的正確性.
4結論
由于FPGA技術和ARM技術應用越來越廣泛,通過設計并行總線接口來實現兩者之間的數據交換,可以較容易地解決快速傳輸數據的需求,因
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