《電子技術基礎數字部分》第五版(康華光)第7章存儲器、復雜可編程器件和現場可編程門陣列第一頁，共51頁。1.掌握半導體存儲器字、位、存儲容量、地址、等基本概念；2.理解半導體存儲器芯片的關鍵引腳的意義，掌握半導體存儲器的典型應用；3.掌握半導體存儲器的擴展方法；4.了解存儲器的組成及工作原理；5.了解CPLD和FPGA的基本結構及實現邏輯功能的原理。教學要求第二頁，共51頁。概述

半導體存儲器幾乎是當今數字系統中不可缺少的組成部分，它可以用來存放大量二值數據。半導體存儲器屬于大規模集成電路。存儲器RAM

(Random-AccessMemory)

ROM(Read-OnlyMemory)固定ROM可編程ROMPROMEPROME2PROMSRAM(StaticRAM)：靜態RAMFlashDRAM(DynamicRAM)：動態RAM第三頁，共51頁。7.1只讀存儲器RAM——隨機存取存儲器在運行狀態可以隨時進行讀或寫操作。存儲的數據必須有電源供應才能保存，一旦掉電，數據全部丟失。ROM——只讀存儲器在正常工作狀態只能讀出信息，不能隨時寫入，所以稱為只讀存儲器(Read-OnlyMemory)。

常用于存放固定信息(如程序、常數等)，斷電后信息不會丟失，其數據由專用裝置寫入。第四頁，共51頁。存儲器由存儲陣列、地址譯碼器、輸出控制電路三部分組成。如圖。許多存儲1位二值數據的存儲單元排列成矩陣形式，組成存儲陣列；存儲陣列按一定位數進行編組，每次讀出一組數據，組稱為字，字的位數稱為字長。每個字賦予一個編號，稱為地址。地址譯碼器將輸入的地址代碼譯成相應的字單元控制信號，控制從存儲矩陣中選出指定的存儲單元組，將其中的數據送到輸出控制電路。輸出控制電路一般包括三態緩沖器，以便與系統的數據總線連接。在控制信號作用下，將地址信號指定的存儲單元組的數據輸出。7.1只讀存儲器7.1.1ROM的定義與基本結構第五頁，共51頁。1000010011011101000100010010000100010000010001001110010011101111100D3D2D1D0000001010011100101110111A2A0A1RD基本概念字與字長：表示一個信息多位二進制碼稱為一個字，字的位數稱為字長。地址：每個字的編號。字數：字的總量。字數=2n

(n為存儲器外部地址線的線數

)存儲容量(M

)：存儲二值信息總量。M＝字數×位數看一個字長為4，地址線的線數n=3，字數=23

＝8的存儲器。M=字數×位數

=23×4=327.1.1ROM的定義與基本結構地址線控制信號地址字7.1只讀存儲器第六頁，共51頁。ROM結構示意圖字線與位線的交點是一個存儲單元。2根地址線，字長為4，字數為4，存儲容量16。7.1只讀存儲器7.1.1ROM的定義與基本結構第七頁，共51頁。ROM結構示意圖交點處有二極管相當存儲數據1，無二極管相當存儲數據0。在地址和控制信號作用下數據輸出OEA1A0D3D2D1D000010110011101010010001111101××

高阻00007.1只讀存儲器00001101117.1.1ROM的定義與基本結構第八頁，共51頁。7.1.2二維譯碼如果采用前面的譯碼方式，構成一個28×1位的ROM，即字數256，字長為1，則譯碼電路非常龐大。實際ROM采用行譯碼和列譯碼的二維譯碼。行譯碼器：4—16譯碼器；列譯碼器：16—1數據選擇器；7.1只讀存儲器第九頁，共51頁。7.1.2二維譯碼交點處有MOS管相當存儲0，無MOS管相當存儲1。如：A7A6A5A4A3A2A1A0=00010001A7A6A5A4=0001，Y1=1，使得I1、I14為0；A3A2A1A0=0001，選擇I1輸出，即D0=I1=0。行譯碼器選出要讀的一行，列譯碼器再從選中的一行存儲單元中選出要讀的一列的一個存儲單元。17.1只讀存儲器0第十頁，共51頁。7.1.2二維譯碼7.1只讀存儲器D0D1256×2ROM000100011第十一頁，共51頁。7.1.3可編程ROM(1).不可編程ROM掩模ROM：廠家根據用戶提供的ROM內容制造時寫入，不能改寫。(2).可編程ROM①.一次編程ROM(PROM)：由用戶在專用編程設備上編程存放信息，這種編程只能進行一次，其內容不能再改變。②.可抹編程ROM(EPROM)：由用戶在專用編程設備上編程存放信息，且可由用戶通過紫外燈照射芯片上的受光窗口將原存儲內容抹去，重新編程存放新的內容。③.電可抹編程ROM(EEPROM、或E2PROM)：在同一專用編程設備上在電的作用下，可以寫入信息——同時擦除了原有內容。④.閃爍存儲器：在電的作用下，既可寫入，又可以擦除，只不過是分開進行，集成度比E2PROM高。7.1只讀存儲器第十二頁，共51頁。7.1.4集成電路ROM介紹Atmel公司的AT27C010：128K×8位EPROM。字長8，輸出O0～O7；地址線17根，A0～A16，字數27×210=128×1024=128K7.1只讀存儲器第十三頁，共51頁。7.1.4集成電路ROM介紹Atmel公司的AT27C010：128K×8位EPROM。引腳介紹：VCC：工作電源，+5VGND：地VPP：編程電源，+13VPGM：編程選通信號OE：使能信號CE：片選信號當有多片存儲器工作時，采用本引腳控制，選擇需要工作的存儲器芯片。7.1只讀存儲器第十四頁，共51頁。7.1.4集成電路ROM數據輸出VPPAi100編程校驗數據輸入VPPAi010快速編程高阻Ai1等待高阻×1×輸出無效數據輸出Ai00讀O7~O0VPPA16~A0工作模式×××××××AT27C010128K×8位EPROM工作模式7.1只讀存儲器第十五頁，共51頁。7.1.5ROM的讀操作與時序圖AT27C010讀出過程操作：(1).欲讀取單元的地址加到存儲器的地址輸入端；(2).加入有效的片選信號；(3).使輸出使能信號有效，延時后，有效數據出現在數據線上；(4).讓片選信號或輸出使能信號無效，經過一定延時后數據線呈高阻態，本次讀出結束。7.1只讀存儲器第十六頁，共51頁。ROM中已寫入固定數據，工作時，將一個給定的地址碼加到ROM的地址輸入端，則在ROM的數據輸出端就會輸出對應單元的數據。

ROM是組合邏輯電路，將地址碼看成自變量，輸出數據看成函數，則可以用ROM實現各種組合邏輯函數。A2A1A000000101001110010111011110010010001001110010011101111100D3D2D1D010000100110111010001000100100001001真值表10010010001001110010011101111100D3D2D1D0F3F2F1F0ABCA

BCF3F2F1F0000001010011100101110111A2A0A1RD7.1.6ROM的應用舉例一致電路多數表決電路不一致電路偶數判斷電路7.1只讀存儲器第十七頁，共51頁。7.1.6ROM的應用舉例

用ROM實現各種組合邏輯函數，特別適合是多輸入、多輸出的邏輯函數。設計實現時，只需列出真值表，輸入看作地址，輸出作為存儲內容，將內容寫入ROM即可。利用ROM可實現查表或碼制變換等功能查表功能

——查某個角度的三角函數把變量值(角度)作為地址碼，其對應的函數值作為存放在該地址內的數據，這稱為“造表”。使用時，根據輸入的地址(角度)，就可在輸出端得到所需的函數值，這就稱為“查表”。碼制變換

——把欲變換的編碼作為地址，把最終的目的編碼作為相應存儲單元中的內容即可。7.1只讀存儲器第十八頁，共51頁。7.1.6ROM的應用舉例用ROM實現二進制碼與格雷碼相互轉換的電路如圖采用25×4=32×4的ROM5根地址線，連接地址線最高位A4的C作為轉換方向控制C=0：二進制碼→格雷碼轉換C=1：格雷碼→二進制碼轉換待轉換代碼由I3I2I1I0輸入轉換后代碼由O3O2O1O0輸出片選信號和使能信號保持有效，只要輸入待轉換代碼和控制信號C，則按照控制端方向進行轉換，得到轉換結果。7.1只讀存儲器第十九頁，共51頁。7.1.6ROM的應用舉例101011111100011110101111101100111100100111011101111010100011001101011000110110111111010110110010101111110100111010011110110010111110001110010000010101111010001110010001101010101100011001011011101010011101001011001000001000111001000110001100101001100100000100011000100010000000001000000000O3O2O1O0二進制碼I3I2I1I0格雷碼CO3O2O1O0格雷碼I3I2I1I0二進制碼C真值表7.1只讀存儲器第二十頁，共51頁。7.1.6ROM的應用舉例101011111100001111101111110100101110100111101101101101100011100101001100110111011111001011110011010111101010111011001110101001111111000110001000010110111010000111010010110010100110011010101011100101011110100011000100001010011001000011001110010001100010000110001000100

001000010000000000000D3D2D1D0A4A3A2A1A0A4A3A2A1A0D3D2D1D0寫入ROM的數據A4=0Binary→GrayA4=1Gray→Binary7.1只讀存儲器第二十一頁，共51頁。7.2隨機存取存儲器7.2.1靜態隨機存取存儲器

隨機存取存儲器RAM是另一大類存儲器，它與ROM的最大區別就是數據的易失性，一旦失去電源供電，存儲的數據全部丟失。最大的優點是在運行狀態可以隨時進行讀或寫操作。RAM又分為靜態SRAM和動態DRAM。1.SRAM基本結構和輸入輸出SRAM基本結構與ROM類似，由存儲陣列、地址譯碼器、輸入/輸出控制電路三部分組成。如圖。：使能信號：片選信號：寫使能信號第二十二頁，共51頁。7.2隨機存取存儲器7.2.1靜態隨機存取存儲器SRAM的工作模式工作模式I/O0~I/Om-1

保持(微功耗)1

××

高阻

讀

0

1

0

數據輸出

寫

0

0

×

數據輸入

輸出無效0

1

1

高阻

SRAM的工作模式，輸入輸出三態門都處于高阻；

讀操作，輸出三態門打開，取出存儲數據輸出三態門輸入三態門寫操作，輸入三態門打開，存入存儲數據輸出無效；第二十三頁，共51頁。列地址譯碼器的輸出7.2隨機存取存儲器7.2.1靜態隨機存取存儲器2.RAM存儲單元

雙穩態存儲單元電路Xi=1，T5、T6導通，存儲單元與位線相通；Yj=1，T7、T8導通，位線與數據線相通；Xi=1，Yj=1，選中唯一的存儲單元與數據線相通，這是存儲器進行讀/寫的條件。行地址譯碼器的輸出第二十四頁，共51頁。讀操作，取出數據輸入有效地址，選中的存儲單元與數據線相通。當輸出三態門打開，存儲數據輸出，O=D；寫操作，存入數據輸入有效地址，選中的存儲單元與數據線相通。當輸入三態門打開，存入數據，D=I；7.2隨機存取存儲器7.2.1靜態隨機存取存儲器2.RAM存儲單元第二十五頁，共51頁。(1)讀操作時序①當預先有效分析輸出數據與地址信號的時序，圖a②當地址信號預先有效分析輸出數據與控制信號的時序，圖b7.2隨機存取存儲器7.2.1靜態隨機存取存儲器3.SRAM的讀寫操作及時序圖第二十六頁，共51頁。(2)寫操作時序地址信號預先有效分析①先有，再出現的時序，圖a②先有，再出現的時序，圖b大多數SRAM的讀周期和寫周期是相等的，約十幾納秒至幾十納秒。7.2隨機存取存儲器7.2.1靜態隨機存取存儲器3.SRAM的讀寫操作及時序圖第二十七頁，共51頁。7.2隨機存取存儲器7.2.2同步靜態隨機存取存儲器

同步靜態隨機存取存儲器

(SSRAM)是在SRAM的基礎上發展起來的是一種高速RAM。與SRAM不同，SSRAM的讀寫操作是在時鐘脈沖節拍控制下完成的。

SSRAM電路結構中除了與SRAM類似的電路外，還增加了地址寄存器、輸入寄存器、讀寫控制邏輯電路和從發控制邏輯電路。

從發功能：只要給出首地址，便可在CP脈沖作用下連續讀寫若干個地址單元的數據。圖7.2.5中從發控制邏輯電路包括一個2位的二進制計數器，地址碼的最低2位A1A0經該電路后再輸出。除輸出使能信號外，所有輸入均在CP上升沿被取樣。第二十八頁，共51頁。7.2隨機存取存儲器7.2.2同步靜態隨機存取存儲器

在由SSRAM構成的計算機系統中，由于在時鐘有效沿到來時，地址、數據、控制等信號被鎖存到SSRAM內部的寄存器中，因此讀寫過程的延時等待均在時鐘作用下，由SSRAM內部控制完成。此時，系統中的微處理器在讀寫SSRAM的同時，可以處理其他任務，從而提高了整個系統的工作速度。隨著計算機技術及相關行業發展，對存儲器提出了更高要求，在SSRAM之后，先后開發了雙倍數據傳輸率靜態隨機存取存儲器(DDRSRAM)和四倍數據傳輸率靜態隨機存取存儲器(QDRSRAM)。第二十九頁，共51頁。7.2隨機存取存儲器7.2.3動態隨機存取存儲器1.DRAM存儲單元

靜態隨機存取存儲器SRAM存儲單元需要6個MOS管構成，集成度受到限制。動態隨機存取存儲器DRAM存儲單元由一個MOS管和一個小容量電容構成。如圖所示。DRAM是利用電容電荷存儲效應存儲數據，電容充有電荷、呈高電壓時，相當存儲數據1；反之存儲數據0。由于電容上存儲的數據(電荷)易失去，所有必須定期補充電荷，這種操作稱為刷新。第三十頁，共51頁。7.2隨機存取存儲器7.2.3動態隨機存取存儲器寫操作X=1，T導通，C與位線B連通，，輸入緩沖器選通，數據DI寫入存儲單元。讀操作X=1，T導通，C與位線B連通，，輸出緩沖器選通，存儲數據從DO輸出。101由于讀操作會消耗C中電荷，每次讀后需要刷新。第三十一頁，共51頁。7.2隨機存取存儲器7.2.3動態隨機存取存儲器

除了讀、寫操作可以對存儲單元進行刷新外，刷新操作也可以只選通行線來實現。例如當X=1，，R=1，進行刷新，這種刷新是整行刷新。1112V2V5V5V第三十二頁，共51頁。7.2隨機存取存儲器7.2.4存儲器容量的擴展

目前，盡管各種容量的存儲器產品已經很豐富，最大容量已經達到1Gbit以上，用戶可以根據需要選擇存儲器芯片。但是只用單個芯片不能滿足容量要求的情況仍然存在。個人電腦的內存條就是一個典型的例子，它由焊接在一個印刷電路板上的多個RAN芯片組成。所以涉及到存儲容量的擴展問題。存儲容量的擴展包括字長擴展和字數擴展。字長擴展(位擴展)，通常RAM芯片字長為1、4、8、16和32位，當設計的存儲器位數超過RAM芯片字長時，要進行位擴展。字數擴展，當RAM芯片的存儲容量達不到設計存儲器容量要求時，要用多個RAN芯片進行字數擴展。第三十三頁，共51頁。7.2隨機存取存儲器1.字長（位數）的擴展字長擴展可以采用并聯的方式實現，即將RAM芯片的地址線、讀/寫控制線和片選信號線對應的并聯在一起，而各個芯片的數據輸入/輸出端作為字的各位。例：用4K×4位的4片芯片組成4K×16位的存儲系統。7.2.4存儲器容量的擴展第三十四頁，共51頁。7.2隨機存取存儲器例：單片機外擴4K×4位的4片芯片組成4K×16位的存儲系統。7.2.4存儲器容量的擴展D0D1D2D323AH23BH23CH23DH23EHD4D5D6D7D8D9D10D11D12D13D14D151000101001011011010011100110111100001010101110010010010010010011101100111001110023AH23BH23CH23DH23EH23AH23BH23CH23DH23EH23AH23BH23CH23DH23EHD15D14D11D10D1D0OECEA0～A11單片機00例如：讀，23BH單元：A11～A011010011010011011第三十五頁，共51頁。7.2隨機存取存儲器2.字數擴展字數擴展即存儲單元的擴展，利用外加譯碼器控制存儲器芯片的片選使能輸入端實現，要使各芯片的存儲單元地址連續。例：用8K×8位的芯片組成32K×8位的存儲系統。8K×8芯片：存儲單元8K=8×1024=23×210=213，13根地址線A0～A1232K×8存儲系統：存儲單元32K=25×210=215，15根地址線A0～A14利用外加譯碼器對A13、A14譯碼，即采用2-4線譯碼器，譯碼器輸出控制存儲器芯片的片選使能輸入端，實現存儲單元的擴展。芯片地址范圍確定方法片選信號確定后，保持片選地址不變，取芯片的地址最小和最大，就確定了該芯片的地址范圍。7.2.4存儲器容量的擴展第三十六頁，共51頁。7.2隨機存取存儲器RAM譯碼器擴展地址線芯片地址線存儲系統芯片輸出A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址

00000000000000000H(0)Y00000000000000010001H············11111111111111FFFH00000000000002000H(1)Y10100000000000012001H············11111111111113FFFH00000000000004000H(2)Y21000000000000014001H············11111111111115FFFH00000000000006000H(3)Y31100000000000016001H············11111111111117FFFH7.2.4存儲器容量的擴展7.2隨機存取存儲器7.2.4存儲器容量的擴展第三十七頁，共51頁。A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000000000000000 0000H001111111111111 1FFFH010000000000000 2000H011111111111111 3FFFH00010設計電路如圖所示芯片地址范圍確定每一個芯片的各單元地址0000H—1FFFHA14A13=00A14A13=010000H～1FFFH2000H～3FFFH4000H～5FFFH6000H～7FFFH7.2隨機存取存儲器7.2.4存儲器容量的擴展第三十八頁，共51頁。7.3

復雜可編程邏輯器件(CPLD)

前面介紹的PAL和GAL屬于簡單的PLD。與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、乘積項和更多的宏單元。早期的PLD大多數采用EPROM編程技術，編程過程與簡單的PLD一樣，需要在專用設備上進行。后來采用E2PROM和閃爍存儲器技術，使CPLD具有“在系統可編程（ISP）”特性。在系統可編程：未編程的ISP器件可以直接焊在印刷電路板上，然后通過計算機數據傳輸端口和專用編程電纜對焊接電路板上的ISP器件直接多次編程，而不需要使用專用的編程器。ISP技術使得調試過程中，不需要反復拔插芯片，而直接修改設計。

ISP技術是二十世紀90年代發展起來的，是PLD設計技術發展的一次重要變革。目前，ISP已成為系統在線遠程升級的技術手段。第三十九頁，共51頁。7.3

復雜可編程邏輯器件(CPLD)

各個廠家生產的CPLD千差萬別，但仍有共同點，如圖所示是一般CPLD的結構框圖。7.3.1

CPLD的結構CPLD器件內部含有多個邏輯塊，每個邏輯塊都相當于一個GAL器件；每個塊之間可以使用可編程內部連線(或者稱為可編程的開關矩陣)實現相互連接。第四十頁，共51頁。7.3

復雜可編程邏輯器件(CPLD)1.邏輯塊邏輯塊由三部分組成。7.3.1

CPLD的結構(1).可編程乘積項陣列

n個輸入產生n個變量乘積項。一般一個宏單元對應5個乘積項。例如：Xilinx公司XG9500系列：一個邏輯塊中乘積項輸入變量36個，宏單元18個，有90個36變量乘積項，5×18=90。(2).乘積項分配和宏單元不同型號的CPLD器件，乘積項分配和宏單元電路結構不完全相同，但要實現的功能大體相同。第四十一頁，共51頁。7.3

復雜可編程邏輯器件(CPLD)2.可編程內部連線可編程內部連線的作用是實現邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號到邏輯塊和I/O塊之間的連接。7.3.1

CPLD的結構

連線區的可編程連接一般由E2CMOS管實現。當E2CMOS管被編程為導通時，縱線和橫線連通；未被編程為截止時，兩線則不通。第四十二頁，共51頁。7.3

復雜可編程邏輯器件(CPLD)3.I/O單元

I/O單元是CPLD外部封裝引腳和內部邏輯間的接口。每個I/O單元對應一個封裝引腳，對I/O單元編程，可將引腳定義為輸入、輸出和雙向功能。7.3.1

CPLD的結構引腳輸入輸出第四十三頁，共51頁。7.3

復雜可編程邏輯器件(CPLD)CPLD的各種邏輯功能實現，都是由其內部的可編程單元控制的。編程過程就是將編程數據寫入這些單元的過程。這一過程也稱為下載（Download）或配置（Configure）。目前，絕大多數CPLD器件具有ISP功能。不同廠商生產的CPLD，ISP接口不完全相同，但基本上都支持JTAG標準編程。

JTAG下載線有兩種：并行接口，USB接口。7.3.2

CPLD編程簡介并行接口USB接口轉換器第四十四頁，共51頁。7.3

復雜可編程邏輯器件(CPLD)以Altera公司EP