DSP第四章TMS320C54x定時器／計數器第一頁，共42頁。TMS320C54x片內外設簡介1．通用I/O引腳2．定時器3．時鐘發生器4．主機接口（HPI）5．串行口6．軟件可編程等待狀態發生器7．可編程分區轉換邏輯第二頁，共42頁。4.1定時器結構第三頁，共42頁。定時器的組成框圖如圖4-1所示。它有3個存儲器映象寄存器：TIM、PRD和TCR。這3個寄存器在數據存儲器中的地址及其說明如表4-1所示。定時器控制寄存器（TCR）位結構如圖4-2所示，各控制位和狀態位的功能如表4-2所示。第四頁，共42頁。圖4-1定時器組成框圖第五頁，共42頁。表4-1定時器的三個寄存器Timer0地址Timer1地址寄存器說明0024H0030HTIM定時器寄存器，每計數一次自動減10025H0031HPRD定時器周期寄存器，當TIM減為0后，CPU自動將PRD的值裝入TIM0026H0032HTCR定時器控制寄存器，包含定時器的控制和狀態位第六頁，共42頁。15～1211109～6543～0保留softfreePSCTRBTSSTDDR圖4-2TCR位結構圖第七頁，共42頁。表4-2定時器控制寄存器（TCR）的功能第八頁，共42頁。4.2時鐘發生器第九頁，共42頁。硬件配置PLL用于C541、C542、C543、C545和C546芯片。所謂硬件配置PLL，就是通過C54x的3個引腳CLKMD1、CLKMD2和CLKMD3的狀態，選定時鐘方式，如表5-3所示。由表5-3可見，不用PLL時，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率的一半；若用PLL，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率乘以系數N（PLLN），使用PLL可以使用比CPU時鐘低的外部時鐘信號，以減少高速開關時鐘所造成的高頻噪聲。第十頁，共42頁。表5-3時鐘方式的配置第十一頁，共42頁。軟件可編程PLL軟件可編程PLL具有高度的靈活性，其時鐘定標器提供各種時鐘乘法器系數，并能直接接通和關斷PLL。PLL的鎖定定時器可以用于延遲轉換PLL的時鐘方式，直到鎖定為止。通過軟件編程，可以選用以下兩種時鐘方式（如表4-4，4-6、圖4-3所示）。

PLL方式，其比例系數共31種?？挎i相環電路完成。分頻（DIV）方式，其比例系數為1/2和1/4，在此方式下，片內PLL電路不工作以降低功耗。第十二頁，共42頁。表4-4復位時的時鐘方式（C5402）CLKMD1CLKMD2CLKMD3CLKMD寄存器時鐘方式000E007H乘15，內部振蕩器工作，PLL工作0019007H乘10，內部振蕩器工作，PLL工作0104007H乘5，內部振蕩器工作，PLL工作1001007H乘2，內部振蕩器工作，PLL工作110F007H乘1，內部振蕩器工作，PLL工作1110000H乘1/2，內部振蕩器工作，PLL不工作101F000H乘1/4，內部振蕩器工作，PLL不工作011…保留第十三頁，共42頁。表4-5時鐘方式寄存器CLKMD各位域功能第十四頁，共42頁。表5-6比例系數與CLKMD的關系PLLNDIVPLLDⅣPLLMUL比例系數0X0～140.50X150.25100～14PLLMUL+110151110或偶數(PLLMUL+1)÷211奇數PLLMUL÷4第十五頁，共42頁。圖5-3PLL鎖定時間和CLKOUT頻率的關系第十六頁，共42頁。4.3定時器/計數器編程和應用1．方波發生路復位時，TIM和PRD的內容為最大值0FFFFH，定時器分頻系數TRC的TDDR＝0。時鐘頻率為4MHz，在XF端輸出一個周期入4ms的方波，方波的周期由片上定時器確定,采用中斷方法實現。設計步驟如下：(1)定時器初始化●關閉定時器，TCR中的TSS＝1。●加載PRD。因為輸出脈沖周期為4ms。●啟動定時器，初姑化TDDR，TSS=0，TRB＝1第十七頁，共42頁。(2)中斷初始化●中斷允許寄存器IFR中的定時中斷位TINT=1，清除未處理完的定時中斷。●中斷屏蔽寄存器IMR中的定時屏蔽位TINT=1，開放定時中斷?！駹顟B控制寄存器ST1中的中斷標志位INTM位清零，開放全部中斷。(3)方波發生器程序清單第十八頁，共42頁。第十九頁，共42頁。第二十頁，共42頁。第二十一頁，共42頁。第二十二頁，共42頁。第二十三頁，共42頁。第二十四頁，共42頁。第二十五頁，共42頁。第二十六頁，共42頁。第二十七頁，共42頁。第二十八頁，共42頁。第二十九頁，共42頁。2．脈沖頻率監測通過外部中斷請求輸入、檢測輸入脈沖頻率。第三十頁，共42頁。第三十一頁，共42頁。第三十二頁，共42頁。第三十三頁，共42頁。