第六章半導體存儲器和

可編程邏輯器件內容提要：6.1半導體存儲器6.2隨機存取存儲器（RAM）6.3只讀存儲器（ROM）6.4存儲器容量的擴展6.5可編程邏輯器件（PLD）引言

半導體存儲器是當今數字系統中不可缺少的組成部分，它用來存儲大量的二值信息，按照集成度劃分，它屬于大規模集成電路（LSI）；工程中一般將半導體存儲器分為只讀存儲（ROM）和隨機存取存儲器（RAM）兩大類。

另一類功能特殊的LSI是可編程邏輯器件（PLD）。前面各章介紹的SSI，MSI標準器件性能好，價格低，但用它們構成一個大型的，復雜的數字系統，常常導致系統功耗高，占用內存大和可靠性差等問題。而PLD較好地解決了上述問題，并在工業控制和產品研發等方面得到了廣泛應用，它的特點是用戶可以通過編程使之具有不同的邏輯功能。故PLD芯片具有使用靈活，集成度高，工作速度快和系統可靠性高等優點。

本章首先討論ROM，RAM，和主流PLD產品的結構，工作原理和使用方法，然后介紹復雜的可編程門陣列（FPGA）和在系統可編程（ISP）技術，最后簡介ispPLD的開發技術。

6.1半導體存儲器6.1.1半導體存儲器的特點●具有集成度高，體積小，存儲密度大，可靠性高，價格低，外圍電路簡單和易于批量生產的特點。●

按照制造工藝分為雙極型和MOS存儲器●

按照存儲功能分為ROM和RAM●

按照數據輸入/輸出方式分為串行存儲器

和并行存儲器6.1.2半導體存儲器的分類●

存儲容量：指半導體存儲器能夠存

儲二進制數據數量的多少●

存取時間：一般用讀（或寫）的周

期來表示，存儲器連續兩次讀出

（或寫入）操作所需的最短時間間

隔稱為讀（或寫）周期6.1.3半導體存儲器主要技術指標6.2隨機存取存儲器（RAM）教學進程6.21RAM的結構1.存儲矩陣：一個RAM中有許多個結構相同的存儲單元，因這些存儲單元排列成矩陣形式，故稱作存儲矩陣。2.地址譯碼器：在RAM中，地址的選擇是通過地址譯碼器來實現的。地址譯碼器通常有字譯碼器和矩陣譯碼器兩種。3.片選和讀/寫控制電路：每片RAM的存儲容量極為有限，而在實際應用中通常需要大容量存儲器，故工程中解決大容量存儲器的方法是用多片RAM，通過一定的聯接方式組成大容量存儲系統RAM又名隨機讀/寫存儲器，它在工作是，在控制信號的作用下，隨時從任何指定地址對應的存儲單元中讀出數據或向該單元寫入數據。教學進程存儲矩陣列地址譯碼器行地址譯碼器讀寫控制電路I/OA0.....

AiAi+1....An-1CSR/W圖6-1RAM的電路結構1.存儲矩陣：0-00-10-311-01-11-3131-031-131-31行地址譯碼器A0A1A2A3A4列地址譯碼器A5A6A7A8A9Y0Y1Y31X0X1X31位位位位線線線線位位線線圖6-21K*1RAM結構示意圖DD數據線2.地址譯碼器：&1END1EN1ENI/OG1G2G4&G5G3圖6-3片選和讀/寫控制電路DR/WCS3.片選和讀/寫控制電路：Xi+VDDV3V4V1V2位線V7V8DYjD位線V5V6存儲單元Q

Q

圖6-46管CMOS存儲單元的電路圖6.2.2RAM存儲單元1.靜態存儲器（SRAM）存儲單元V8V7DYj

D+VDD預充脈沖XiV4

V3V6

V5BBCB

CBC2C1存儲單元圖6-54管動態存儲單元的電路圖2.動態存儲器（DRAM）單元圖6-6單管NMOS存儲單元位線字線XiB存儲單元CSCBV6.3只讀存儲器

ROM屬于數據非易失性器件，外加電源消失后，數據不會丟失，能長期保存。按數據寫入方式的不同，分成掩模式ROM，可編程ROM（PROM）和可擦除可編程ROM（EPROM）。而根據EPROM數據擦除，寫入方式的不同，又分為紫外線可擦除可編程ROM（UVEPROM），電可擦除可編程ROM（E2PROM）和快閃式存儲器（FLASHMEMORY）等3種。存儲矩陣地址譯碼器輸出緩沖器數據輸出地址輸入三態控制A1A0An-1圖6-7ROM的結構圖教學進程6.3.1ROM結構6.3.2掩模式只讀存儲器（固定ROM）掩模式ROM采用掩模式工藝制作，其中存儲的數據由制作過程中使用的掩模板決定。用戶按照使用要求確定存儲器的存儲內容，存儲器制造商根據用戶的需要設計掩模板，利用掩模板生產出相應的ROM。

1.二極管ROM

由二極管存儲矩陣構成的ROM電路結構圖，它是2位地址輸入，4位數據輸出的掩模式ROM，其地址譯碼器由4個二極管與門構成，2位地址代碼能給出4個不同的地址。而存儲矩陣實際上是由4個二極管或門組成的編碼。表6-1ROM的數據表地址數據A1A0D3D2D1D0000110110101101101001110

教學進程111ENA1A0ENW0W1W2W31EN1EN1END3D2D1D0地址譯碼器存儲矩陣A1A0圖6-8二極管ROM的電路結構圖+VCC地址數據A1A0D3D2D1D00001101101011011010011101END31END21END11END0W0W1W2W3+VDDEN輸出緩沖器圖6-9MOS存儲矩陣的電路結構圖6.3.3可編程只讀存儲器（PROM）

PROM是一種僅可進行一次編程的只讀存儲器，用戶通過對其內部存儲單元編程一次，可獲得所需存儲內存單元的ROM。它在出廠時，存儲矩陣中的所有存儲單元都已制作了存儲器件。編程時，經過一定程序的操作，可將原單元的1改為0。

1.熔絲型PROM存儲單元的工作原理熔絲+Vcc字線位線

V圖6-10熔絲型PROM存儲器單元的原理電路圖6-10電路由一個BJT和串聯于其發射極的快速熔絲組成。圖中BJT發射結相當于接在字線和位線之間的二極管，熔絲用低熔點合金絲或多晶硅導線制成。教學進程VZAWARVZARVZARVZARARVZARARARVZ地址譯碼器VZD7D6D5D4D3D2D1D0+VCC+VCC存儲矩陣讀/寫放大器A3A2A1A0W0W15圖6-1116*8位的PROM結構原理圖6.3.4可擦除可編程只讀存儲器（EPROM）

與PROM不同，可擦除可編程ROM（EPROM）中的存儲數據是可以擦除，可以重寫的。在需要經常修改ROM中存儲內容的場合，EPROM便成為一種比較理想的只讀存儲器。紫外線可擦除可編程ROM（UVEPROM）的擦除要用紫外線燈或者用X射線照射，而且照射需要一定的時間，才能將上面的數據抹掉，這給客戶使用帶來了不便。后來隨著計算機和通信技術的發展，快閃式存儲器又應運而生。。

存儲單元的結構和工作原理：1.紫外線可擦除可編程ROM（UVEPROM）（1）FAMOS管

FAMOS管本身是一個P溝道增強型MOS管，因其柵極“浮置”于SiO2層內，與其他部分均不相連。如果在他的漏極和源極之間加上比正常工作電壓高得多的負電壓，則可使漏極與襯底之間PN結發生雪崩擊穿。。教學進程DS浮置柵SiO2P+P+NDS圖6-12FAMOS結構符號+VDD字線位線V2V1圖6-13FAMOS存儲單元（2）FAMOS管存儲單元

FAMOS管存儲單元有以下缺點：首先，每個存儲單元需要兩個MOS管，故單元面積較大；其次產生雪崩擊穿所需的電壓較高；再則，PMOS管開關速度較低，影響了存儲器的存儲速度

（3）SIMOS管存儲單元有兩個重疊的柵極——控制柵Gc和浮柵Gf。控制柵Gc用于控制讀出和寫入，浮柵用于長期保存注入其中的電荷。工作原理：當漏-源極之間加上較高的電壓時，將產生雪崩擊穿現象，產生很多的高能熱電子。這時如果在控制柵上加上較高的電壓脈沖一些速度較快的電子便本俘獲形成注入負電荷。+VDD字線位線V1V圖6-15SIMOS管存儲單元DSSiO2N+N+PDS圖6-14FAMOS結構、符號GCGfGCGf2.E2PROM

雖然紫外線擦除的EPROM具備可擦除可重寫的功能，但擦除操作比較麻煩，擦除速度也較慢。為了克服這一缺點，工程實際中研制成用電信號擦除的可編程ROM，這就是前面所說的EPROM。在EPROM存儲單元中，采用一種浮柵隧道氧化層MOS管——FLOTOX管，結構圖如圖6-16所示。圖6-16FAMOS結構、符號DSSiO2N+N+PGCGf隧道區DGcSGf（1）FLOTOX管原理簡介FLOTOX管與SIMOS管相似，亦屬于增強型NMOS管，并且有兩個柵極：控制柵和，所不同之處是浮柵FLOTOX管的浮柵與漏區之間有一層很薄的氧化層區域，其厚度在在2*10

M以下，這一區域稱為隧道區。當隧道區電場強度大到一定程度時，便在漏區和浮柵之間出現導電隧道。（2）EPROM存儲單元為了提高擦寫的可靠性，并且保護隧道區的超薄氧化層，在存儲單元中除FLOTOX管以外還附加了一個選通管，如圖6-17所示。-82字線位線WiGcV1V2Bj圖6-17E2PROM的存儲單元教學進程3.快閃式存儲器

快閃式存儲器（簡稱快閃）采用了一種類似于EPROM單管疊柵結構的存儲單元，形成了新一代電擦除可編程ROM，它既顯現出EPROM結構簡單，變成可靠的優點，又具備了EPROM的隧道效應，快速擦除的特性，并且是單管存儲單元，集成度可以做得較高。

（1）疊柵MOS管簡介其結構與EPROM中的SIMOS管極為相似，兩者的區別知識浮柵與襯底之間氧化層厚度不同。（2）快閃式存儲器的存儲單元圖6-19為快閃式存儲器中的存儲單元，它的公共端Vss為低電平。字線位線WiVssDGcSBj在一些復雜的數字系統中，通常要求存儲器的容量比較大，但是由于半導體工藝水平的限制，單片存儲器的容量無法做得更大，解決這一矛盾的對策就是對已有的存儲器的容量進行擴展。

1.位擴展方式如果每片存儲器中的字數夠用而位數不夠用時，就應采用位擴展方式，將存儲器擴展成為位數夠用的存儲器。

2.字擴展方式如果一片存儲器的位數夠用而字數不夠用時，應該采用字擴展聯接方式，將存儲器擴展成字數滿足要求的存儲系統。6.4存儲器容量的擴展

RAM的地址線為n條，則該片RAM就有2n個字，若只需要擴展位數不需擴展字數時，說明字數滿足了要求，即地址線不用增加。擴展位數，只需把若干位數相同的RAM芯片地址線共用，R/線共用，片選線共用，每個RAM的I/O端并行輸出，即實現了位擴展。1.位擴展例6-3試用1024×1RAM擴展成1024×8存儲器。解擴展為1024×8存儲器需要

1024×1RAM的片數為:N=總存儲容量/一片存儲容量==8(片)只要把八片RAM的地址線、片選線和讀寫線分別并聯在一起每片RAM的I/O端并行輸出到1024×8存儲器的I/O端作為數據線I/O0～I/O7即實現了位擴展，連接圖如圖9.6所示。圖6-20圖6-208片1024*1RAM構成了一個1024*8RAMI/O1024*1RAMI/O1024*1RAMI/O1024*1RAMA0A1A9R/WCSA0A1A9R/WCSA0A1

A9R/WCS…...I/O0I/O1……………

I/O7A0A1A9R/WCS2.字擴展在存儲器的數據位數滿足要求而字數達不到要求時，需要字擴展。字數若增加，地址線需要做相應的增加，下面舉例說明。例6-4試用256×4RAM擴展成1024×4存儲器。解：需用的256×4RAM芯片數為：N=總存儲容量/一片存儲容量==4（片）

圖6-21用256×4RAM組成1024×4存儲器3.字位同時擴展例

試把64×2RAM擴展為256×4存儲器解256×4RAM需64×2RAM的芯片數為:N=總存儲容量/一片存儲容量==8（片）

對于字、位同時擴展的RAM，一般先進行位擴展后再進行字擴展。先將64×2RAM擴展為64×4RAM，因此位數增加了一倍，需兩片64×2RAM組成64×4RAM；

字數由64擴展為256，即字數擴展了4倍，故應增加兩位地址線，通過譯碼器產生4個相應的低電平分別去連接4組64×4RAM的片選端。這樣256×4RAM的地址線由原來的6條A5～A0擴展為8條A7～A0。6.5可編程邏輯器件（PLD）

本節主要介紹PLA，CPLD和FPGA共4種常用PLD產品的工作原理，特點及應用，然后介紹ISP器件的特點和工作原理，最后簡介PLD的開發技術。6.5.1PLD概述

1.數字集成電路的分類數字集成電路從功能上分成通用型和專用型兩大類。通用型集成電路的邏輯功能不但相對固定，而且比較簡單，通用性強。

2.可編程邏輯器件PLD

PLD器件自20世紀70年代問世以來，發展非常迅速，應用越來越廣泛。最常見的PLD產品有PLA，GAL，CPLD和FPGA。

3.PLD器件分類（1）按照集成邏輯門的密度分類可分為低密度和高密度可編程邏輯器件。（2）按照編程次數分類一次性和多次可編程器件。（3）按照編程方式分類可分為熔絲和反熔絲編程器件，UVEPROM編程器件，電可擦除可編程器件，SRAM編程器件4種。

4.PLD內部結構圖的習慣畫法因為PLD內部邏輯電路的聯線可謂縱橫交錯，星羅棋布，用傳統的邏輯電路圖很難描述，所以國際上采用簡化畫法。

5.PLD的結構特點圖6-24給出了基本的結構框圖表6-3列出了4種常見LDPLD的結構特點。教學進程&ABCDP乘積項AA≥1ABCDF或項A互補緩沖器AENAAENA三態緩沖器&AB&L1=AABBL2=AB圖6-22PLD中邏輯門的簡化畫法圖6-2３PLD與門陣列輸入電路與陣列或陣列輸出電路輸入輸出圖6-24LDPLD的基本結構圖LDPLD的類型陣列與或輸出方式PROMFPLAPLAGAL固定可編程可編程可編程可編程固定可編程固定TS，OCTS，OC，H，LTS，I/O，寄存器，互補用戶自行定義表6-34種LDPLD的結構特點教學進程>=1&&&I1I2I3I4乘積項乘積項乘積項乘積項與邏輯陣列或邏輯陣列YIY2Y3Y4&>=1>=1>=1&圖6-25PAL的基本結構圖6.5.2可編程邏輯（PAL）≥1&I1I2I3I4與邏輯陣列或邏輯陣列Y1Y2Y3Y4&≥1≥1≥1&圖6-25PAL的基本結構圖6.5.2可編程邏輯（PAL）&例6-5用PAL芯片設計一個具有使能端的2線-4線二進制譯碼器解：設輸出使能端為ST（低電平有效），譯碼器的輸入為A1A0，輸出為Y3，Y2，Y1，Y0（低電平有效），則可列出2線-4線二進制譯碼器的真值表，如表6-4所示。由表可得該譯碼器的4個輸出邏輯表達式為

Y3=A1A0Y2=A1A0

Y1=A1A0Y0=A1A0STA1A0Y3Y2Y1Y01

000001010011高阻態1110110110110111表6-42線-4線二進制譯碼器的真值表STA0A1STSTA0A0A1A1&Y0≥1&Y1≥1&Y2≥1&Y3≥1>=123456781516232439404748>=1>=1>=1>=119181716151圖6-27PAL16L8的邏輯電路6.5.3通用陣列邏輯器件（GAL）PAL器件的發展為數字系統的邏輯設計帶來了很大的靈活性，但它還存在著某些不足之處：一方面，它采用熔絲連接工藝，靠熔絲燒斷達到編程目的，一旦編程便不能改寫；另一方面，不同輸出結構的PAL對應不同型號的PAL器件，不便于用戶設計時使用。通用陣列邏輯GAL是在PAL器件的基礎上發展起來的新一代增強型器件，它直接繼承了PAL器件的與-或陣列結構，利用輸出邏輯宏單元OLMC結構來增強輸出功能，同時采用電子標簽和宏單元結構字等新技術和E2CMOS新工藝，使GAL器件具有可擦除、可重新編程和可重新配置其結構等功能。用GAL器件設計數字邏輯系統，不僅靈活性大，而且能對GAL器件進行仿真，并能完全兼容。但GAL和PAL器件都需要通用或專用編程器進行編程。6.5.4復雜的可編程邏輯器件（CPLD）

隨著集成電路工藝水平的不斷發展，PLD的集成度越來越高，集成規模已經從低密度的PAL和GAL器件發展到萬門以上的復雜的可編程邏輯器件CPLD。目前世界上生產CPLD最著名的公司有美國的Altera,Xilinx等。

1.CPLD的基本結構大多數CPLD至少包括3種結構：可編程邏輯宏單元，可編程I/O單元，可編程內部聯線。現分述如下：（1）可編程邏輯宏單元可編程邏輯宏單元內部主要包括與-或陣列，可編程觸發器和多路選擇器等。（2）可編程I/O單元輸入/輸出單元（簡稱I/O單元）是CPLD內部信號到I/O引腳的接口電路，每個I/O單元對應一個封裝引腳。PinPin引腳引腳輸入緩沖器輸出緩沖器圖6-33ispLSI1016