4.1

時序電路概述

4.1.1時序電路的一般形式

4.1.2時序電路的分類

4.1.3時序電路的描述方法

4.2雙穩態元件

4.2.1S-R鎖存器

4.2.2/S-/R鎖存器

4.2.3帶使能端的S-R鎖存器

4.2.4D鎖存器

4.2.5邊沿觸發D觸發器

4.2.6

主從S-R觸發器

4.2.7

主從J-K觸發器

4.2.8

邊沿觸發J－K觸發器

4.2.9T觸發器

4.3同步時序電路的分析方法

4.4

計數器第四章同步時序電路的分析4.4.1

二進制串行計數器

4.4.2

二進制同步計數器

4.4.3

用跳越的方法實現任意模數的計數器

4.4.4

強置位計數器

4.4.5

預置位計數器

4.4.6

修正式計數器

4.4.7MSI計數器及應用

4.5

寄存器

4.5.1

并行寄存器

4.5.2

移位寄存器

4.5.3MSI寄存器應用舉例

4.6

節拍分配器

4.6.1

計數型節拍分配器

4.6.2

移位型節拍分配器4.6.3MSI節拍分配器舉例第四章同步時序電路的分析

SequentialLogicCircuitAnalysis4.1時序電路概述Summarization數字邏輯電路可分為兩大類：

組合邏輯電路時序邏輯電路組合電路是指它的輸出僅由當前輸入決定。時序電路是指它的輸出不僅取決于當前輸入，而且也取決于過去的輸入序列，即過去輸入序列不同，則在同一當前輸入的情況下，輸出也可能不同。4.1.1時序電路的一般形式Structure組合電路存儲電路???x1xnz1zm?????????y1yl??????Y1Yr時序電路輸出輸出存儲電路輸入內部輸出激勵（控制）時序電路輸入輸入存儲電路輸出內部輸入狀態輸出函數

zi

=fi

(x1,x2,…,xn,y1,y2,…,yl)

i=1,2,…,m；激勵（控制）函數Yi=gi

(x1,x2,…,xn,y1,y2,…,yl)

i=1,2,…,r；4.1.1時序電路的一般形式Structurez1~zm：為外部狀態；y1~yr：為內部狀態，即時序電路的狀態，簡稱“狀態”。輸入x的變化規律

輸出z的變化規律狀態y的變化規律輸入x的變化

激勵Y的變化狀態(現態y

→次態yn+1)時序電路的變化規律輸入x的變化規律

輸出z的變化規律狀態y的變化規律輸入x的變化

激勵Y的變化狀態(現態y

→次態yn+1)狀態變化的描述：現態——某一時刻輸入變化前的電路狀態；

次態——當輸入變化后的電路狀態(即電路將要進入的狀態)；4.1.2時序電路的分類

同步時序電路：其狀態的改變受同一個時鐘脈沖的控制，且與時鐘脈沖同步。即電路在統一時鐘控制CLK（或CP）下，同步改變狀態。

異步時序電路：無統一的時鐘脈沖使整個系統的工作同步，輸入直接引起狀態改變。1、按照引起狀態發生變化的原因可分為：4.1.2時序電路的分類在同步時序電路中，輸入信號x相對時鐘脈沖CP的變化速度而言，如果輸入信號x在兩個時鐘脈沖之間信號完成0→1→0(或1→0→1)兩次變化則為脈沖輸入，否則為電平輸入。在異步時序電路中，輸入信號x按照電路研究的目的區分：如果研究的是輸入信號x完成0→1→0(或1→0→1)兩次變化對電路的影響，則為脈沖輸入，否則為電平輸入。即：脈沖輸入：在兩個時鐘脈沖之間信號完成0→1→0(或1→0→1)兩次變化后對電路的影響；

電平輸入：信號完成0→1(或1→0)一次變化對電路的影響。2、按輸入信號x的特性可分為：脈沖輸入和電平輸入。4.1.2時序電路的分類次態邏輯

G輸出邏輯

F

狀態存儲器

時鐘輸入輸出輸入時鐘信號激勵現態Mealy型電路次態邏輯

G輸出邏輯

F

狀態存儲器

時鐘輸入輸出輸入時鐘信號激勵現態Moore型電路3、按輸出特性可分為：Mealy型和Moore型。4.1.3時序電路的描述方法1、次態方程CharacteristicEquation次態yn+1

=Q

(輸入x，現態y)2、次態真值表將輸入x及現態y列在真值表左邊，次態yn+1列在右邊。3、次態卡諾圖次態方程用卡諾圖的形式表示出來，既次態卡諾圖。次態yn+1=Qa

(激勵Y)激勵Y=G

(輸入x，現態y)4、狀態表State-table無外部輸出的狀態表Mealy型狀態表Moore型狀態表01y0y1y3y1y2y0y2y3y1y3y0y201y0y1/0y3/1y1y2/0y0/0y2y3/0y1/0y3y0/1y2/001zy0y1y30y1y2y00y2y3y10y3y0y21xyxyxyyn+1(次態)yn+1/z(次態/輸出)yn+1(次態)Mealy型電路的讀表（或圖）的次序是：現態y→輸入x→輸出z

→次態yn+1Moore型電路的讀表（或圖）的次序是：現態y→輸出z

→輸入x→次態yn+15、狀態圖State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1a.Mealy型狀態圖yn+1/z(次態/輸出)01y0y1/0y3/1y1y2/0y0/0y2y3/0y1/0y3y0/1y2/0Mealy型狀態表xy5、狀態圖State-diagramsb.Moore型狀態圖y0/0xy1/0y2/0y3/1xxxxxxxyn+1(次態)01zy0y1y30y1y2y00y2y3y10y3y0y21Moore型狀態表xy5、狀態圖State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1a.Mealy型狀態圖b.Moore型狀態圖y0/0xy1/0y2/0y3/1xxxxxxxMealy型電路的讀表（或圖）的次序是：現態y→輸入x→輸出z

→次態yn+1Moore型電路的讀表（或圖）的次序是：現態y→輸出z

→輸入x→次態yn+14.2雙穩態元件BistableElement雙穩態元件是構成存儲電路的基本模塊，通常指鎖存器或觸發器。雙穩態元件的特點是：⑴有兩個穩定狀態，分別表示存儲數碼0

或

1。⑵在一定的觸發信號作用下，它可從一個穩態翻轉到另一個穩態。

作用：每個雙穩態元件可保存一位二進制數，對應一個狀態變量。每個雙穩態元件有兩個互反的輸出端Q和/Q，

分別被稱為：1態(Q=1，/Q=0)0態(Q=0，/Q=1)

觸發器或鎖存器翻轉前的狀態稱為現態Qn

(Q)，

翻轉后的狀態稱為次態Qn+1。4.2.1S-R鎖存器（Set-ResetLatche）右圖(a)中，電路有兩個穩態：

Vout1＝Vin2＝1Vout2＝Vin1＝0及

Vout1＝Vin2＝0Vout2＝Vin1＝1由于圖(a)電路的兩個穩態Q、/Q不能由外部控制，為此增加兩個輸入端：S(置位)、R(復位)則得到S-R鎖存器，如圖(b)。(a)一對非門組成的雙穩態電路Vin1Vin2Vout1Vout2Q/Q11(b)一對或非門組成的S-R鎖存器Q/Q≥1≥1RS4.2.1S-R鎖存器SRQQn+1000000110100011010011011110d111dSRQn+100Q01010111d00011110000d1110d1≥1≥1RSQ/Qa.電路圖c.簡化的次態真值表SRQd.卡諾圖SRQQSR11f.邏輯符號b.次態真值表e.

次態方程

Qn+1=S+R?Q約束條件

S?R=0根據組合電路的分析方法可得到功能表如右表。g.功能表SRQ/Q00保持不變010110101100由功能表得到的典型操作時序圖如下圖所示。SRQ/Qh.正常輸入i.S和R同時有效S-R鎖存器(S-RLatche)的邏輯符號如下圖所示。SQRQS1R0S1R1SQRQS1R0SQRQ（a）舊的邏輯符號（b）改進的邏輯符號（c）不正確的邏輯符號說明：圖(b)的表示方法較好；圖(a)的表示方法不太好，但可以使用；圖(c)的表示方法完全錯了，因為它的低有效輸出端出現了兩次非，因而導致含義錯。/S－/R鎖存器與S－R鎖存器的主要區別是：⑴/S

及/R

都是低有效，因此當/S＝/R＝1時，電路輸出保持不變。⑵當/S及

/R

同時有效時，前者的輸出

Q及

/Q都變為1；而后者是當S及

R

同時有效時，輸出Q及

/Q都變為

0。這兩種情況的輸出都不滿足Q與

/Q的互補關系，這是不允許的。4.2.2/S-/R鎖存器(/S-/RLatche)&&/S/RQ/Q

/S－/R

鎖存器是由與非門構成的具有低有效置位及復位輸入端的電路。4.2.2/S-/R鎖存器/S/RQQn+1000d001d010101111000101011001111/S/RQn+100d01110011Q&&/S/RQ/Qa.電路圖000111100d1001d110/S/RQe.卡諾圖b.次態真值表f.次態方程

Qn+1=S+RQ約束條件

S?R=0c.簡化的次態真值表/S/RQQSRQQg.邏輯符號d.

功能表SRQ/Q00110110100111保持不變4.2.3帶使能端的S-R鎖存器

S-Rlatchewithenable利用使能輸入端信號C進行控制，即當使能信號C有效時，輸入才影響輸出。如電路圖所示：

a.

用與非門實現的電路Q/Q&SCR&&&4.2.3帶使能端的S-R鎖存器&&RSQ/Q&&CSRQQCSRCQ/Q001保持不變011011011011111dd0保持不變b.功能表d.邏輯符號

c.次態方程：

Qn+1=S+R?Q

約束條件

S?R=0帶使能端的S-R鎖存器的工作過程(1)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(2)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(3)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(4)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(5)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(6)電路圖SRCQ/QQ/QSCR&&&&4.2.4D鎖存器DLatcheS-R鎖存器由于能夠獨立地控制置位端及復位端，因此，它可應用在根據某些條件置位而在某些條件下復合的場所，但這需要置位復位二根輸入線。在實際工作中經常需要簡單地鎖存一位二進制，這時應用D鎖存器更方便些。

S＝DR＝D&&DQ/Q&&C1SR(a)用與非門實現D鎖存器D鎖存器的工作過程DCQDQ/QC&&1&&D鎖存器小結b.次態真值表c.簡化的次態真值表d.次態方程

Qn+1=DDQDQQn＋1000110110011DQn＋10101DQCQe.邏輯符號

01001101DQ/QC&&&&1a.電路圖4.2.5邊沿觸發D觸發器

Edge-triggeredDFlip-flop邊沿觸發器是指，在控制信號的有效邊沿(前沿或后沿)時接收數據。

D觸發器的結構如右圖所示。6Q/Q/PR/CLRCLKDabc123454.2.5邊沿觸發D觸發器②兩個信號接收門(門5和門6)

門5和門6是為了生成互補數據D

和D

，并加在門3、門4的輸入端上。其中：

D

是數據輸入端；

PR(Preset)

和CLR

(Clear)

是強制置1和置0端；

a、b、c

三條線是內部反饋線。①一個帶時鐘控制的SR觸發器

(由門1,門2,門3和門4組成)

D觸發器包括：6Q/Q/PR/CLRCLKDabc12345D觸發器的工作過程(1)：Q/QCLKDabc563412CLKDQD觸發器的工作過程(2)：CLKDQQ/QCLKDabc563412D觸發器的工作過程(3)：CLKDQQ/QCLKDabc563412D觸發器的工作過程(4)：Q/QCLKDabc563412CLKDQD觸發器的工作過程(5)：Q/QCLKDabc563412CLKDQD觸發器的工作過程(6)：CLKDQQ/QCLKDabc563412D觸發器的工作過程(7)：Q/QCLKDabc563412CLKDQ6Q/Q/PR/CLRCLKDabc12345D觸發器的功能分析：上述分析可以看出，D觸發器的狀態改變只發生在CLK脈沖的上升沿，而CLK脈沖保持高電平期間信號端D的變化并不會影響Q端的輸出。因此D觸發器被稱為邊沿觸發的維持-阻塞觸發器。圖中：a反饋線被稱為置0阻塞線

b反饋線被稱為置1維持線

c反饋線被稱為置0維持線

/PR是強制置1端

/CLR是強制置0端

(/PR、/CLR一般在系統初始化時使用)D觸發器小結DQn+10011c.次態真值表d.次態方程：

Qn+1=DDQa.前沿觸發D觸發器DQQ>CLKPRCLR01001101DCLKQ/Q0↑011↑10d0

保持不變d1

保持不變b.功能表e.D觸發器的兩個工作時間

D觸發器接收數據期間tsetupthold這段時間輸入數據不應變化D觸發器小結a.后沿觸發D觸發器DCLKQ/Q0↓011↓10d0

保持不變d1

保持不變b.功能表d.次態方程

Qn+1=DDQ01001101DQn+10011c.次態真值表DQQ>CLKPRCLR4.2.6主從S-R觸發器

Master/slaveS-RFlip-flop主從觸發器由主觸發器和從觸發器兩部分構成。主從觸發器是在脈沖下降沿改變輸出：即：

①

在觸發脈沖C作用時間(C為高電平期間)，S、R狀態的變化將記入主觸發器；②在C下降沿時間，從觸發器接收此時刻的主觸發器狀態。a.用兩個帶使能端S-R鎖存器構成的觸發器SRCLKQM/QMQ/QSQCRQSQCRQ1主從S-R觸發器的特性：d.邏輯符號

由于主從觸發器的輸出在觸發脈沖上升邊時并不馬上改變，因此在邏輯符號上，輸出端應加輸出限定符號“

”表示延遲輸出。SRCQ/Qdd0000010100110

保持不變

保持不變0110

不確定c.功能表主從S-R觸發器的次態真值表即次態方程于帶使能端的S－R鎖存器相同。SRQQC此外，主從觸發器雖然是在觸發信號的下降沿改變輸出，但它并不是后沿觸發的邊沿觸發器，因此在邏輯符號中控制輸入端C上即沒有動態輸入限定符號，也沒有邏輯非符號(延遲輸出符號“”已表示了下降沿改變輸出的特性)。主從S-R觸發器工作過程時序圖：

a.電路圖1SRCLKQM/QMQ/QSQCRQSQCRQSRCLKQQMe.時序圖4.2.7主從J-K觸發器J-K觸發器利用輸出Q及/Q不會同時為1或0這一特性，將輸入端J、K先分別同/Q及Q“相與”

后再輸入到主觸發器的S、R輸入端，見圖(a)。a.用S-R鎖存器構成的JK觸發器/QM1QMQ/Q&&JKCLKSQCRQSQCRQMaster/slaveJ-KFlip-flop主從J-K觸發器的特性：c.次態真值表d.簡化的次態真值表

次態方程

Qn＋1=J?Q+K?QJKCQ/Qdd0000010100110

保持不變

保持不變0110

變反b.功能表JKQn＋100011011Q01QJKQQn＋100000101001110010111011101001110000111100001111001JKQ

d.卡諾圖/QM1QMQ/Q&&JKCLKSQCRQSQCRQ主從J-K觸發器工作過程時序圖：JQQMe.時序圖KC主從J-K觸發器的邏輯符號：f.邏輯符號JCLKKSDQRDQ當J＝K＝0時，觸發器處于保持狀態；當J＝K＝1時，Qn＋1

＝Q。觸發器具有計數功能。

為使觸發器穩定工作，要求觸發脈沖的最小寬度需大于主觸發器的狀態轉換穩定時間，即大于4個門的傳輸時間。與主從S-R觸發器一樣，在觸發脈沖后沿到達前一段時間，輸入J、K信號值應持續不變。為了使觸發器預先置于某一初始狀態，在電路中還設置了一個直接置位端SD及直接復位端RD，如右圖所示。4.2.8邊沿觸發J－K觸發器

Edge-triggeredJ-KFlip-flop邊沿觸發J-K觸發器類似于D觸發器也要求有建立時間和保持時間，但其建立時間較脈沖觸發的JK觸發器為短，因此應用更為廣泛。JK觸發器常用于同步時序電路中，不過大部分時序電路采用的是D觸發器。這是由于D觸發器只需一個數據輸入端，使得設計出的電路更加簡單。DQQ/QJKCLK1CLKQ>

≥1

邊沿觸發J-K觸發器(由D觸發器構成的等價電路)其中：D輸入端的邏輯表達式為

D＝J?Q＋K?Q而D觸發器的次態方程為：

Qn＋1＝D因此，有：

Qn＋1

＝J?Q＋K?Q

≥1

DQQ/QJKCLK1CLKQ>a.電路圖

邊沿觸發J-K觸發器的特性：c.邏輯符號d.工作時序圖JKCLKQ/Qdd0dd100010100110保持不變保持不變

保持不變0110

變反b.功能表JKCLKQJ>CLKKQQ4.2.9T觸發器TFlip-flopT觸發器是一個計數觸發器，其功能為：當T=1時，每來一個計數脈沖CLK，輸出就變反一次。a.邏輯符號

T

QCLK>Qb.功能表c.次態真值表d.簡化次態真值表TQQn＋1000110110110TCLKQ/Qd0d10d11

保持不變

保持不變

保持不變

變反TQn＋101QQQn＋1=T?Q+T?Qe.次態方程01001110TQT觸發器的實現b.用J-K觸發器實現c.T觸發器典型時間圖TCLKQa.用D觸發器實現CLKTQ/Q＝1

DCLKQQTCLKQ/Q

J

CLK>KQQ無使能控制的T觸發器

T觸發器的

T端實際是一個使能控制端，當

T＝1時，觸發器T才處于計數狀態。在一些應用場合無需使能控制，這種T觸發器很容易用D觸發器及JK觸發器構成，下圖給出了無使能控制端的T觸發器的邏輯符號、電路構成及工作時序圖。a.邏輯符號Q

CLK>Qd.工作時序圖CLKQb.由D觸發器構成Q/QDCLKQQc.用J-K觸發器構成1J

CLK>KQQ/QQ觸發器的激勵表Excitation-tablesS-R鎖存器SRQn+100Q01010111dQQn+1SR000d011d10d111d0/S/RQn+100d01110011QQQn+1SR001d010d10d011d1/S-/R鎖存器次態真值表激勵表SRQQCSRQQC觸發器的激勵表(續)J-K觸發器JKQn+100Q01010111QQQn+1JK000d011d10d111d0DQQn+1000010101111QQn+1D000011100111D觸發器次態真值表激勵表DQQ>CLKPRCLRJ>CLKKQQ觸發器的激勵表(續)T觸發器TQQn+1000011101110QQn+1T000011101110次態真值表激勵表TCLK>QQ4.3同步時序電路的分析方法

ClockedSynchronousCircuitAnalysisMethods時序電路的分析是根據邏輯電路圖得到反映時序電路工作特性的狀態表及狀態圖。因此，分析工作從組合邏輯的分析著手，一般步驟如下：（1）列出激勵函數及輸出函數表達式：

激勵函數=G(輸入，現態)

Mealy型輸出=F(輸入，現態)Moore型輸出=F(現態)（2）根據觸發器的次態方程得到各個狀態的次態方程：

次態=Q(輸入，現態)（3）根據狀態變量的次態方程填寫二進制狀態表。同步時序電路的分析方法(續)（4）根據輸出表達式填寫輸出值到二進制狀態表，從而得到二進制狀態輸出表。例1

分析如圖所示電路的特性。（5）每一個狀態分配一個字母狀態名，從而得到狀態輸出表。（6）根據狀態輸出表，畫出狀態圖。（7）電路特性描述，確定電路的邏輯功能。下面結合實例，對上述步驟作具體說明。CLK用D觸發器組成的Mealy型電路XXQ1XQ1Q0D0D1Q0Q1輸出邏輯&&&&&111Q0現態DCLKQQDCLKQQ≥1≥1次態邏輯狀態存儲器&Z激勵分析步驟如下：（1）列出激勵函數及輸出函數表達式：

D0

=XQ0+XQ0

D1=XQ1+XQ1Q0+XQ1Q0

Z=XQ1Q0

（2）寫出各狀態變量的次態方程。由D觸發器的次態方程：Qn+1=D，可得：

Q0n+1=D0Q1n+1=D1

代入D0，D1，則表達式為：

Q0n+1=XQ0+XQ0Q1n+1=XQ1+XQ1Q0+XQ1Q0（3）填寫二進制狀態表，見表(a)。（4）填寫二進制狀態輸出表，見表(b)。用激勵/轉換表導出狀態表：XQ1Q0

D1D00000010100110001101110010111011101101100

0001101101101100Q1Q0n+1n+1

Z00000001(a)二進制狀態表

010001101100/001/001/010/010/011/011/000/0

XQ1Q0Q1Q0n+1n+1(b)二進制狀態/輸出表010001101100/001/001/010/010/011/011/000/1XQ1Q0Q1Q0/Zn+1n+1設定00=A,01=B,10=C,11=D則可得到狀態輸出表(c)其中：S—現態Sn+1—次態（5）寫出狀態/輸出表(c)狀態/輸出表（6）根據狀態輸出表畫出狀態圖，見圖(d)。01ABCDA/0B/0B/0C/0C/0D/0D/0A/1XSSn+1

/Z0/0CABD1/01/01/11/00/0X/Z0/00/0(d)狀態圖由狀態圖可看出，此電路功能為：當輸入4個“1”時，輸出為1。假設從初態A開始，輸入X為：10110010按照狀態圖列出狀態響應序列如下：（7）電路特性描述時鐘節拍12345678X10110010SABBCDDDASn+1BBCDDDAAZ000000100/0CABD1/01/01/11/00/0X/Z0/00/0(a)狀態圖CLKX

ZQ1Q0(c)脈沖輸入的典型時間圖CLK輸入(d)觸發邊沿與讀值01(b)電平輸入的典型時間圖Q1Q0

ZCLK

XCLKCLK(b)通常的電平輸入時間圖

X0/0CABD1/01/01/11/00/0X/Z0/00/0(a)狀態圖CLK輸入(d)觸發邊沿與讀值01Q1Q0

ZQ1Q0

ZCLK

X(b)電平輸入的典型時間圖CLKXQ1Q0(c)通常的脈沖輸入時間圖

Z0/0CABD1/01/01/11/00/0X/Z0/00/0(a)狀態圖CLK輸入(d)觸發邊沿與讀值01CLKX

ZQ1Q0(c)脈沖輸入的典型時間圖例2

分析如圖所示電路電路。用JK觸發器組成的Moore型電路J0Q01ZxyCLKxxxyyyyQ0Q0Q1Q1K0J1K1Q0≥1≥1≥1≥1yJCLKQQKJCLKQQK&&&&&&&分析步驟如下：（1）列出激勵函數及輸出函數表達式：J0=x?yK0=x?y+y?Q1

J1=x?Q0+y

K1=y?Q0+x?y?Q0Z=Q1?Q0+Q1?Q0Q0n+1=J0?Q0+K0?Q0=x?y?Q0+x?y?Q0+x?Q1?Q0+y?Q1?

Q0Q1n+1=J1?Q1+K1?Q1=x?Q1?Q0+y?Q1+x?y?Q1+y?Q1?Q0

+y?Q1?Q0+x?Q1?Q0

（2）列出狀態變量的次態方程：

由JK觸發器的次態方程：Qn+1=JQ+KQ，可得：

Z1001100110011001（3）用激勵/轉換表導出狀態表：J0=x?yK0=x?y+y?Q1J1=x?Q0+yK1=y?Q0+x?y?Q0Z=Q1?Q0+Q1?Q0xyQ1Q0

J1K1

J0K000000001001000110000000000000000010001010110011111001000110110011000100110101011001111110011111111001101111011111100100011011001

00011011101100100110110010110010

Z1001100110011001（3）用激勵/轉換表導出狀態表：Q1Q0n+1n+1xyQ1Q0

J1K1

J0K000000001001000110000000000000000010001010110011111001000110110011000100110101011001111110011111111001101111011111100100011011001(a)二進制狀態表000110110001101100

100110011110111000110011100010Q1Q0xyQ1Q0n+1n+1(b)二進制狀態/輸出表00011011Z0001101100

1001100111101110001100111000101001Q1Q0/Zn+1n+1xyQ1Q0(4)畫狀態圖00C/0D/1A/1B/0000000011101111001111010100111X?YC/0D/1A/1B/0X?YX?YX?YX?YX?YX?YX?YYYYY

(5)電路特性說明：此時序電路有4個狀態，狀態之間的轉換由x、y控制：①當xy=00時，原狀態保持不變；②當xy=10時，狀態在A→B→C→D→A循環，并在A、D狀態時輸出1。(4)畫狀態圖00C/0D/1A/1B/0000000011101111001111010100111X?YC/0D/1A/1B/0X?YX?YX?YX?YX?YX?YX?YYYYY

(5)電路特性說明：③當xy

為01，11時，狀態轉換順序與起始狀態有關：若起始狀態為A或C，則狀態在A、C之間循環；若起始狀態為B，則狀態將是B→D→C→A，然后在A、C之間循環。例3分析如圖所示電路的特性。QDCKQQDCKQDCKQQDCKCLKQ1D4D3D2D12D11Q4Q3/Q4Q2/Q1

&分析步驟如下：（1）列出激勵函數及輸出函數表達式：

D4=Q3D3=Q2D2=Q1D1=D11?D12=Q4Q3Q1=Q4Q3+Q4Q1

電路的輸出函數為：Q4、Q3、Q2、

Q1。（2）列出狀態變量的次態方程：Q4n+1=D4=Q3Q3n+1=D3=Q2Q2n+1=D2=Q1Q1n+1=D1=D11?D12=Q4Q3+Q4Q1(3)

列出電路次態真值表Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+100000001001000110100010101100111100010011010101111001101111011110001001101010111100010111100111100000010010001101000101011001110（2）次態方程：Q4n+1=D4=Q3Q3n+1=D3=Q2Q2n+1=D2=Q1Q1n+1=D1=D11?D12

=Q4Q3+Q4Q1(3)

列出電路次態真值表設狀態0000=S0

0001=S10010=S2

???1111=S15

代入左表中，得到狀態表，見下頁表(b)和(c)。Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+100000001001000110100010101100111100010011010101111001101111011110001001101010111100010111100111100000010010001101000101011001110(4)

列出狀態表

和狀態圖表(b)狀態表S0S15S7S14S3S12S1S8(c)狀態圖Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)狀態表S0S15S7S14S3S12S1S8Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S9S11S6S10S4S13(c)狀態圖(5)電路特性描述：該電路共有16個狀態。只要電路的初始態為狀態圖閉合環中某一狀態，在時鐘脈沖作用下，電路將按箭頭所指方向在閉合環中8個狀態間循環。這是一個模8步進碼計數器。時鐘脈沖就是計數信號，這8個狀態稱為“有效序列”。在閉環以外的8個狀態稱為“無效序列”。這種電路稱為格雷碼計數器或

Johnson計數器，也叫“自恢復扭環移位寄存器”。如果將電路改動為：D1=D12=Q4，電路就成了單純的扭環移位寄存器，如圖所示：QDCKQQDCKQDCKQQDCKCLKQ1D4D3D2D1Q4Q3/Q4Q2狀態圖如圖所示：00001111011111100011110000011000(a)有效序列00101101011010101011010001011001(b)無效序列圖(a)中的狀態循環符合格雷碼編碼，故為有效序列；

圖(b)中狀態循環為無效序列。

無效序列也是一個獨立的閉合環。若電路一旦進入無效序列就無法退出，此現象稱為“掛起”。(7)電路“掛起”現象的解決辦法為防止電路處于“掛起”，只有采取強制措施，如：通過對觸發器的置位或復位使電路狀態處于有效序列狀態之一；或者設計與此有關的控制線路，使電路狀態進入有效序列狀態之一，這種控制線路稱為“校正網絡”。(6)電路“掛起”的根本原因若

n個觸發器所表示的2n個狀態沒有全部都用作“有效狀態”，則存在多余狀態(unseadstates)，在真值表中就會出現無關項(“don’t-care”states)。(8)電路“掛起”現象的解決辦法

①無效序列的次態無關項全部指向0。

②打斷一處“無效序列鏈”，令其指向有效序列。下面通過研究Johnson計數器（自校正Johnson計數器）的設計過程和技巧，來尋找解決掛起問題的方法和規律。

③根據真值表和卡諾圖研究無效序列的生成規律盡可能只改變某一觸發器的輸入網絡，同時進行最簡設計。例：設計八進制步進碼計數器。需要用4個觸發器：

Q4,Q3,Q2,Q1構成的16個組合中：

8個有效碼

8個無效碼(無關項)Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010001101000101011001111000100110101011110011011110111100010011dd

dd0111dd

dddd

dddd

dd11110000dd

dddd

dddd

dd1000dd

dd11001110列出次態真值表根據次態真值表，畫出計數器的卡諾圖。d1ddd11ddd1dQ2Q1Q4Q3Q4n+1dddd111ddd1dQ2Q1Q4Q3Q3n+1d1ddd111ddddQ2Q1Q4Q3Q2n+11d1ddd11ddddQ2Q1Q4Q3Q1n+1寫出次態方程

Q4n+1=Q3Q3n+1=Q2Q2n+1=Q1Q1n+1=Q4d1ddd11ddd1ddddd111ddd1dQ3n+1d1ddd111ddddQ2n+11d1ddd11ddddQ1n+1Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110Q2Q1Q4Q3Q4n+100101101011010101011010001011001無效序列：Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110解決掛起問題能解決掛起問題的是“*”的部分。試改變觸發器Q1的輸入控制函數D來解決掛起問題。Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110﹡﹡﹡﹡注意：Q1n+1=Q4Q3+Q4Q1這就是Johnson計數器的設計方案。1d1ddd11ddddQ1n+1Q2Q1Q4Q3**Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110﹡﹡﹡﹡修改Q1的輸入來解決掛起問題。修改Q1的輸入來解決掛起問題。1d1ddd11ddddQ1n+1Q2Q1Q4Q30000111101111110001111000001100000101101011010101011010001011001××**Q1n+1=Q4Q3+Q4Q1這就是Johnson計數器的設計方案。4.4計數器Counters計數器的狀態個數稱為計數器的模。如圖所示的為模m

的計數器。S4S5SmS3S2S1計數器狀態圖的一般結構計數器的分類：①按功能：加法計數器，減法計數器，可逆計數器②按進位方式：串行計數器（異步計數器）Ripplecounters

并行計數器（同步計數器）Synchronouscounters③按進位基數：二進制計數器

Binary-counters

十進制計數器decimal-counters

任意進制計數器

n個觸發器可以構成模m的計數器，其中：m≤2n。4.4.1二進制串行計數器RippleCounters由各種類型的觸發器所構成的串行計數器的基本單元⑴一個n位二進制串行計數器可