基于DDS的正弦信號(hào)發(fā)生器設(shè)計(jì)報(bào)告院系：電子工程系專業(yè)：電子信息工程班級：姓名：1.DDS信號(hào)發(fā)生器原理對于正弦信號(hào)發(fā)生器，它的輸出可以用下式來描述：其中，Sout是指該信號(hào)發(fā)生器的輸出信號(hào)波形，fout只輸出信號(hào)對應(yīng)的頻率。上式的表述對于時(shí)間t是連續(xù)的，為了用數(shù)字邏輯實(shí)現(xiàn)該表達(dá)式，必須進(jìn)行離散化處理，用基準(zhǔn)時(shí)鐘clk進(jìn)行抽樣，令正弦信號(hào)的的相位θ為在一個(gè)clk周期Ｔclk，相位θ的變化量為其中fclk指clk的頻率對于2π可以理解為“滿”相位，為了對Δθ進(jìn)行數(shù)字量化，把2π切割成2N，用詞每個(gè)clk周期的相位增量Δθ用量化值BΔθ來描述：BΔθ=（Δθ·2N）/2π，且BΔθ為整數(shù)與上式聯(lián)立可得：顯然，信號(hào)發(fā)生器可以描述其中θk-1指前一個(gè)clk周期的相位值，同樣得出由以上推倒可以得出，只要對相位的量化值進(jìn)行簡單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值，而用于累加的香味增量量化值BΔθ決定了信號(hào)的輸出頻率fout并呈現(xiàn)簡單的線性關(guān)系。直接數(shù)字合成器DDS就是根據(jù)以上原理而設(shè)計(jì)的數(shù)控頻率合成器，下圖為其基本DDS結(jié)構(gòu)，主要有相位累加器、相位調(diào)制器、正弦ROM查找表構(gòu)成圖中的相位累加器、相位調(diào)制器、正弦ROM查找表是DDS結(jié)構(gòu)中的數(shù)字部分，圖12.基于DDS的正弦信號(hào)發(fā)生器設(shè)計(jì)實(shí)現(xiàn)根據(jù)設(shè)計(jì)原理框圖分別設(shè)計(jì)出加法器、寄存器、正弦波ROM。2.1.1.32位加法器ADDER32設(shè)計(jì)在原理圖文件文件下在空白處雙擊，單擊“MegaWizardPlug-InManager”選擇第一項(xiàng)圖2選擇器件為cyclone，語言方式為VerilogHDL。在算數(shù)項(xiàng)Arithmetic中選擇計(jì)數(shù)器LPM_ADD_SUB.存于所建工程文件夾下命名為ADDER32.單擊NEXT,進(jìn)入以后對話框后選擇32位加法器工作模式選擇有一位加法進(jìn)位輸出，選擇有符號(hào)加法方式，選擇2級流水線工作模式,此時(shí)該加法器變?yōu)橛袝r(shí)序電路的模塊，最后至finish按鈕，編輯完成。如圖3所示圖32.1.2.32位寄存器DFF32設(shè)計(jì)寄存器DFF32由LMP_FF宏模塊擔(dān)任，生成方法同ADDER32相同，設(shè)置位數(shù)為32位，且為時(shí)序控制模塊。最終生成后如圖4所示圖4DFF32與ADDER32構(gòu)成一個(gè)32位累加器其高十位A[31..22]為波形數(shù)據(jù)ROM的地址2.1.3.正弦波ROM設(shè)計(jì)1.首先通過mif文件來產(chǎn)生正弦波注意：在生成正弦波的時(shí)候要注意與sin中的數(shù)據(jù)一致。即位DEPTH=1024;WIDTH=10;這樣才能保證在最后的輸出中能夠有完整的正弦波圖形輸出。圖5存盤并命名為sin.mif2.LPM_ROM的訂制：按ADDER32的產(chǎn)生方法來產(chǎn)生LMP_ROM，在宏模塊選擇中選“MemoryComplier”中“ROM:1-PORT”項(xiàng)圖6依次設(shè)定地址線與數(shù)據(jù)線的位寬均為十位，最后產(chǎn)生LMP_ROM，如下圖所示：v圖72．2DDS信號(hào)發(fā)生器原理圖圖8原理圖共分為三大部分：相位累加器，相位調(diào)制器，正弦ROM查找表。相位累加器相位累加器是DDS的核心，完成相位累加的過程其輸入可以稱為頻率字輸入在輸入時(shí)增加一個(gè)寄存器可以使頻率字改變時(shí)不會(huì)干擾相位累加器的正常工作2.相位調(diào)制器相位調(diào)制器接受相位累加器的相位輸出，加上一個(gè)相位偏移值，可用于信號(hào)的相位調(diào)制。加一個(gè)寄存器可用于信號(hào)的同步保持。如圖10所示3.正弦ROM查找表正弦ROM的輸入是相位調(diào)制器的輸出，即ROM的地址值，輸出送往DAC轉(zhuǎn)化為模擬信號(hào)。2．3硬件調(diào)試結(jié)果及分析調(diào)試、仿真成功后進(jìn)行硬件調(diào)試階段，在“Assignment”菜單下選擇“Device”項(xiàng)進(jìn)行器件選擇Cyclone中的EP1C12Q240C8器件，在“Assignment”菜單下選擇”pins”項(xiàng)，進(jìn)行管腳鎖定。B0——1B1——2B2——3B3——4B4——6B5——7B6——8B7——12CLK——28DAC2——217DAC3——219DAC4——223DAC5——225DAC6——226DAC7——224DAC8——222DAC9——218管腳鎖定后再次進(jìn)行編譯，成功后選擇“tools”菜單下“programmer”項(xiàng)進(jìn)行下載。用示波器進(jìn)行波形觀察。利用鍵1、鍵2來改變輸入B[17..0]的頻率的大小。當(dāng)改變頻率字時(shí)波形變化如圖16所示圖16硬件調(diào)試結(jié)果分析：該調(diào)試的結(jié)果滿足了實(shí)驗(yàn)的要求，驗(yàn)證了DDS信號(hào)發(fā)生器的功能，即能夠調(diào)節(jié)頻率與相位。實(shí)驗(yàn)心得與體會(huì)：這次EDA試驗(yàn)我學(xué)會(huì)了verilogHDL語言的基本語法規(guī)范，了解了quartus軟件的使用方法，學(xué)會(huì)了用硬件測試的基本技能，在學(xué)習(xí)過程中也遇到各種各樣的問題，下面就總結(jié)出來，做為以后的學(xué)習(xí)的經(jīng)驗(yàn)：語法規(guī)則不熟悉，verilogHDL語法規(guī)則在剛剛接觸的時(shí)候確實(shí)有各種各樣的疏漏，寫源代碼的時(shí)候會(huì)不小心遺漏一兩個(gè)字母或者標(biāo)點(diǎn)符號(hào)，有時(shí)候把半角改成全角，這都會(huì)導(dǎo)致編譯出錯(cuò)。2.在生成正弦波的時(shí)候要注意與sin中的數(shù)據(jù)一致。即位DEPTH=1024,WIDTH=10;