會計學1工學微機原理22.18086/8088微處理器的工作模式、引腳信號

2.1.18086/8088微處理器的兩種工作模式

8086/8088微處理器有兩種工作模式：最大模式和最小模式。用8086/8088構成系統時，可以通過它的引腳MN/來選擇兩種不同的系統模式，以構成兩種不同的應用系統，見圖2.1。最小組態模式：當MN/接高電平時，處于最小模式；構成小規模的應用系統，一般用于單板機控制系統，在最小組態模式下，系統的總線控制信號直接由8088/8066來產生，因此，整個系統的控制線路較為簡單。最大組態模式：當MN/接低電平時，處于最大模式，構成大規模的應用系統，一般用于系統機，如構成帶數值運算協處理器8087、帶輸入輸出協處理器的8089系統，構成由多個8088組成的多主機系統。在最大組態模式下，系統的總線控制信號由總線控制器8288和8088共同形成。第1頁/共42頁32.1.28088微處理器的兩種狀態下引腳的定義8088在兩種組態下的引腳定義見圖2.1，由于8088是一種準16位微處理器，數據總線16位，外部數據總線8位，引腳AD0－AD7為數據/地址復用線，引腳24#

－31#在兩種狀態下分別有不同的意義，不加括號的定義為最小組態引腳的定義，加括號的定義為最大組態引腳的定義；應用時，最小和最大組態有不的總線形成方法。

1.8088微處理器最小組態的引腳（1）地址/數據線引腳，引腳16#－9#：8088采用地址/數據分時復用方法。

AD0－AD7：為數據/地址復用線，雙向、三態。這些引腳在第一個周期輸出存儲(或I/O設備端口)的地址低8位A0－A77，其它時間用于傳送數據D0－D7。

A8－A15：輸出、三態，不作復用，作為訪問存儲器或外設的地址。第2頁/共42頁4

（2）地址/狀態引腳，引腳35#－38#。見圖2.1A16/S3－A19/S6：為地址/狀態復用引腳，輸出三態，在總線周期T1時輸出存儲器的地址A16－A19，在總線周期T2、T3、T4

時輸出狀態信息S3－S6。

S6=0時，8086/8088總線相連，S6=1時，8086/8088與總線不相連。

S5=0時，表示CPU中斷已關閉；S5=1時，表示CPU中斷已開放。

S4S3的組合表示當前正在使用哪個段寄存器，見表2.1。

（3）讀寫控制線引腳可以通過它的引腳MN/來選擇兩種不同的系統模式，以構成兩種不同的應用系統。最小組態模式：當MN/接高電平時，處于最小模式；構成小規模的應用系統，一般用于單板機控制系統，在最小組態模式下，系統的總線控制信號直接由8086/8066來產生。第3頁/共42頁5

引腳32#：讀控制，輸入有效時低電平時，CPU從存儲器或從I/O端口讀入數據。見圖2.1。引腳29#：寫控制，輸入有效時低電平時，將數據寫入存儲器或寫入I/O端口。

IO/引腳28#：I/O訪問或存儲器訪問，輸出高電平時，CPU將訪問I/O端口，這時地址總線A0－A15提供16位I/O端口地址，輸出低電平時，CPU將訪問存儲器，地址總線A0－A19提供址。

ALE引腳25#:地址鎖存允許：輸出高電平,復用引腳AD0－AD7、A16/S3－A19/S6正在傳送地址信息，時間很短，統利用此腳鎖存地址。

READY引腳22#：準備就緒：高電平有效，表示被訪問的存儲器或I/O端口已經準備好，CPU不需要等待。第4頁/共42頁6DT/引腳27#：數據發送與接收：輸出高電平，CPU發送數據，輸出低電平時，表示CPU接收數據。見圖2.1。

引腳26#:數據允許：低電平有效時，該腳輸出低電平時，表示數據總線正在傳送數據，用來控制對總線的驅動。

IO/、RD、WR引腳27#－29#：構成微機系統的基本信號，合形成4個基本總線操作周期：存儲器讀、存儲器寫、IO讀和IO寫。引腳34#：最小組態模式下的狀態輸出信號，與IO/和DT/一道進行編碼，指示CPU在最小組態模式下的8種工作狀態，見表2.2。（4）電源線引腳40#：8086用單一的電源+5V地線：引腳1#

和引腳20#，這兩個引腳為地線GND。第5頁/共42頁7

（5）請求與響應引腳，見圖2.1INTR引腳18#：可屏蔽中斷請求：輸入高電平有效，設備申請可屏蔽中斷。

引腳24#：可屏蔽中斷響應，輸出低電平有效,來自INTR引腳的中斷請求已經被CPU響應，CPU已經進入了中斷服務。

NMI引腳17#：不可屏蔽中斷請求，輸出升沿有效時，向CPU申請不可屏蔽中斷。

HOLD引腳31#：總線保持（總線請求），輸入高電平有效,總線請求設備向CPU申請占有總線，回到低電平時，設備對總線的使用已經結束，CPU收回對總線的控制權。第6頁/共42頁82．8088最大組態下引腳的定義

8088地址線/數據線，在最大組態與最小組態相同，不同的是一些控制信號，變成輸出操作編碼的信號，用括號的標示的部分，產生系統控制信號。見圖2.1。、、：3個狀態信號，輸出，編碼指示CPU最大組態8種工作狀態,見表2.3。

QS0、QS1：指令隊列狀態信號，輸出編碼反應隊列狀態。見表2.4。

LOCK：總線封鎖，輸出低電平時，封鎖其它總線請求,到指令執行完畢。

/，/總線請求/總線同意信號，設備請求總線時，該引腳向CPU發1負脈信號，收到后回答個負脈，表示響應，釋放總線，設備可接管總線。

第7頁/共42頁92.1.38086微處理器兩種狀態下的引腳的定義

8086在兩種組態下引腳定義，除引腳2#－8#、39#、34

不同外，其它引腳與8088基本相同，見圖2.2。

1.地址/數據線引腳：引腳1#

－引腳16#。

AD0－AD15：為數據/地址復用線，雙向、三態；可作為與存儲器、外設交換數據信息的數據線D0－D15，又可作為訪問內存、訪問外設的地址信息線A0－A15，分時使用。

2.地址/狀態引腳：引腳35#

－引腳38#A16/S3－A19/S6：為地址/狀態復用引腳，輸出、三態

3.讀寫控制引腳：

/S7：引腳34#，高8位數據總線允許/狀態復用引腳，T1

狀態，輸出BHE信號，表示高8位數據線D8－D15上的數據有效；T2、T3、TW

和T4狀態，引腳輸出信號S7。

M/：引腳28#，存儲器或IO端口訪問信號，輸出低電平時，表示CPU正在訪問I/O端口，輸出高電平時，表示CPU正在訪問內存，其余的讀寫控制引腳與8088相同。第8頁/共42頁10

2.1.48086/8088最小組態下的總線的形成

1.8位數據總線：見圖2.3。采用Intel8286數據收發器進行驅動，朝兩個方向驅動數據，發送時，CPU發送數據，接收時，CPU從總線接收數據，因此稱為三態雙向緩沖器，芯片有兩個控制引腳：

(1)T腳：控制數據的驅動方向，有效時，向發送方驅動，無效時，向接收方驅動。

(2)腳：控制方向，有效時，允許數據輸出，無效時，輸出呈高阻。數據收發器還有8287、74LS245等。8287與此同時8286相同，只是兩個方向上的輸出均為相反；74LS245用DIR來標識方向控制，用G來標識輸出控制端。

2.20位地址總線：采用三態透明鎖存器8282進行鎖存和驅動，地址線A0－A7、A16－A19與數據線分時復用，地址信息只有在T1

時出現，必須及時進行鎖存，要對A0－A19進行驅動，增強負載能力，采用3個8282鎖存器來鎖存，驅動地址總線，8282有8位輸出輸入。

第9頁/共42頁118282兩個控制端：見圖2.3(1)STB：選通控制端，用來控制數據鎖存。

(2)：輸出允許控制端，用來控制數據輸出。“三態”：指芯片有三態輸出能力，輸出允許控制端有效時，允許數據輸出，輸出允許控制端無效時，不允許數據輸出（輸出引腳呈高阻態）。“透明鎖存器”：有效電平控制下（8282是STB信號為高電平有效）輸入信號可以直達輸出端。當控制無效時（8282是STB信號為低電平），數據被鎖存。

3.系統控制信號:

由8088引腳直接提供，如：IO/、、和。

第10頁/共42頁12

2.1.58086/8088最大組態下的總線的形成以IBM－PC/XT為例，介紹最大組態下系統總線的形成，見圖2.4。

1.系統地址總線采用兩個鎖存器74LS373和一個單向鎖存器74LS244，兩個鎖存器74LS373，用于地址A12－A19及A0－A7的鎖存和驅動（實際上A12－A15可不鎖存）,由8288輸出的ALE進行控制，單向鎖存器74LS244，用于地址A8－A11的鎖存和驅動。鎖存器74LS373和地址輸出由DMA應答電路提供的AENBRD信號進行控制(AENBRD信號，連接到鎖存器74LS373、74LS244的端)，當AENBRD信號有效時，表示DMA提供的地址有效，DMA控制器占用總線，兩種鎖存器輸出呈高阻狀態，不允許CPU向總線輸出地址。第11頁/共42頁13返回本章目錄

2.系統的數據總線：見圖2.4。通過緩沖器74LS245形成與驅動，74LS245由8288的控制信號DT/R連到74LS245的控制端DIR，控制數據的驅動方向，高電平時控制CPU向總線發數據，低電平時控制CPU從總線接收數據，8288的DEN端，經反向后連接到74LS245數據輸出控制端G，低電平時允許向兩個方向輸出數據，高電平時輸出高阻。

3.系統的控制總線：見圖2.4。由總線控制器8288形成，8088的輸出引腳S0－S2連接到總線控制器8288的S0－S2通過8288的譯碼產生以下的控制信號。“命令”信號：I/O寫、I/O讀，存儲器寫、存儲器讀和中斷響應，低電平有效，分別用于讀寫操作、中斷響應，形成系統的控制總線。“控制”信號：ALE、DT/R和DEN，用來控制系統的地址和數據總線，包括鎖存地址、控制數據驅動方向、允許數據從驅動器輸出，意義與最小組態下的情況基本相同，唯一不同的是8288產生的DEN高電平有效。第12頁/共42頁142.28088總線時序

2.2.18088最小組態下的總線時序

1.最小組態下的寫總線時序：見圖2.5。寫總線周期為CPU向外設端口，存儲器寫數據一次操作時序，包含T1－T44個機器周期，，當外設存儲器速度慢于CPU時，還可在T3、T4之間插入多個TW等待周期。

(1)T1狀態：CPU輸出I/O地址或存儲器地址，進行讀操作時，引腳IO/M指示本次的對象，低電平時，寫到存儲器中，高電平時，寫到外設，T1時CPU10#－16#腳的AD7－AD0、A8－A15復用線的35#－38#腳A19/S6－A16/S3發出地址20位信息；為了鎖存復用總線上的地址，ALE同時輸出有效的正脈沖，下降沿用來鎖存地址，DT/R輸出高電平，控制數據向總線方向驅動，CPU進行寫操作。

第13頁/共42頁15

見圖2.5

（2）T2狀態：輸出控制信號:進行寫操作時，復用線10#－16#腳AD7－AD0輸出數據，復用線35#－38#腳A19/S6－A16/S3輸出CPU狀態，A8－A15地址信息保持，WR輸出有效電平低電平，外設或存儲器接收總線上的數據，DEN也輸出有效電平低電平，用來選通數據收發器對數據進行驅動。

（3）T3,、TW狀態：檢測數據是否能夠完成，T3狀態時，IO/M、DEN、WR、DT/R繼續有效，地址信息和數據信息繼續維持，CPU在T3的上升沿，測試READY信號，為無效信號低電平，表示CPU將訪問的外設或存儲器未準備好，CPU在T3、T4之間插入TW等待狀態，READY若為有效信號高電平，外設或存儲器已經準備就緒，這里進入T4狀態，將數據寫入外設或存儲器。處于TW狀態時，數據、地址、控制信號延續T3狀態。

（4）T4狀態：完成數據寫入，轉為無效數據寫入已經完成，CEN轉為無效，數據從總線上撤除，數據驅動器停止輸出。第14頁/共42頁16

2.最小組態下的讀總線時序:見圖2.6。

CPU從外設端口，存儲器讀取一次數據的操作時序；包含T1－T4的4個機器周期，；當外設、存儲器的速度慢于CPU時，還可在T3、T4之間插入多個TW等待周期；與寫周期主要在T2狀態的不同。（1）T2

狀態：A16/S3－

A19/

S6上的地址信號撤除，出現S3－S6信號，數據總線呈高阻狀態，CPU不再控制總線；復用線AD0－AD7輸入外設或存儲器送來的數據。信號變成有效低電平，選通存儲器或選通外設端口，讀入送來的數據。信號變成有效低電平，選通數據收發器8286，通過DT/控制向CPU方向驅動數據，進行讀數據操作時，系統總線的狀態，由外部數據決定，T4前沿對數據總線進行采樣；如果外設或存儲器不能及時提供數據，通過READY向CPU發無效信號低電平，請求等待，此時，CPU在T3、T4

之間插入若干TW。第15頁/共42頁17

見圖2.6(2)T1

狀態：IO/指示是從外設讀還是從存儲器讀數據。10#－16#腳AD7－

AD0、A8－A15、復用線35#－38#腳A19/S6－A16/S3發出地址20位信息。ALE輸出正的有效脈沖。

DT/輸出低電平，表示CPU進行寫操作，控制數據收發器向總線方向驅動數據。

(3)T3狀態：外設端口或存儲器已經準備就緒，不需等待，那么外設或存儲器，將數據送到總線上。如外設端口或存儲器沒有準備就緒，向READY發一個低電平，CPU在T3、T4之間插入若干TW來等待外設或存儲器，向總線送數據。測試READY，發現高電平時TW結束，進入T4狀態。

(4)T4狀態：CPU已經完成對數據的輸入，變為無效的高電平；轉為無效的高電平，數據驅動器停止工作。第16頁/共42頁182.2.2

8088最大組態下的總線時序

8088若采用最大組態，許多控制信號不再由8088直接提供，由8288總線控制器來提供，系統總線由8088與8288共同形成。對于控制信號，要分清是來自8088，還是來自8288。8088最大組態下的總線寫周期時序見圖2.7，讀周期時序見圖2.8。

1.—8088在最大組態下，引腳輸出3位狀態編碼，送往8288控制器，進行譯碼，譯出總線周期各個控制信號。

2.8288產生的控制信號存儲器讀控制，為I/O口讀控制，其時序與最小狀態下的時序基本相同。在PC/XT微機中，被定義為，被定義為。存儲器寫控制，為I/O口寫控制，其時序與最小狀態下的時序基本類似，比滯后一個時鐘周期。

第17頁/共42頁19

超前存儲器寫控制、超前I/O口寫控制，其時序與最小狀態下時序基本類似，相應比、超前一個時鐘周期；PC/XT微機中被定義為，被定義為。中斷斷響應：在中斷斷響應周期有效。

3.DEN信號它為8288的數據輸出允許信號，高電平有效，與最小狀態低電平有效不同。、

、

、

返回本章目錄第18頁/共42頁202．380286微處理器

80286微處理器是Intel公司，在1982年推出的高性能的16位微處理器；80286芯片集成了13萬個晶體管，在8086的基礎上增加了存儲處理單元。8MHz頻率工作，外部有68個引腳，封裝成PGA和LCC兩種形式，與8086的引腳大部分相同，少數不同。其芯片封裝示意圖，見圖2.9。芯片引腳功能，見表2.5。

1.地址線24根A0－A23

：

286具有16MB的尋址范圍，用于I/O的地址線16根，64K個8位I/O端口。

2.數據線16根D0－D15

：

286的地址線與數據線分離，沒有采用復用方式。

3.S0

、S1：為兩個總線周期狀態輸出信號。

4.COD/：是代碼或中斷響應信號。

5.M/：是存儲器或I/O端口選擇信號。。

第19頁/共42頁21

見表2.56.PEREQ:是協處理器8086、80287操作數請求輸入信號。

7.PEACK:是協處理器8086、80287操作數響應輸入信號。

8.BUSY：表示協處理器8086、80287忙.與浮點指令ESC，WAIT指令配合使用。

9.ERROR：輸入有效信號，表示協處理器8086、80287出錯。

10.VSS是電源的負極，就是系統地線。

11.NC沒有連接使用的腳（NOConnection）。

286具有“實地址方式”和“保護虛地址方式”兩種工作方式，簡稱為“實方式”和“保護方式”。實地址方式，用于向上兼容8086，此時80286的24根地址線，只有低20位地址有效，其尋空和尋址方法與8086相同。保護虛地址方式，體現了80286的特色，24根地址線全部有效，可尋址16M。返回本章目錄第20頁/共42頁22

2.480386微處理器

80386是Intel公司，在1985年推出的32位微處理器，片內集成了27.5萬個晶體管，132個引腳PGA封裝。

80386的結構圖，見圖2.10。

32根地址線，尋址能力達4GB；系統采用流水線和指令重疊技術，虛擬存儲技術，存儲管理分段分頁技術；采用了高速緩存結構，提供32位指令，支持8、16、32位數據類型；最大數據傳輸速率為32Mbps。片內集成存儲管理部件MMU，支持虛存和特權保護，通過浮點協處理器80387實現浮點數據的高速處理；386CPU由總線接口部件，指令預取部件，指令譯碼部件，控制部件、數據部件，保護部件，分段部件和分頁部件組成。

第21頁/共42頁23

80386CPU芯片內部組成，見圖2.10。

1.總線接口部件：是80386CPU芯片與外部器件之間的接口；

2.指令預取部件：預先從存儲器中取出指令，放在指令隊列中，而隊列由預取隊列和預取單元組成；預取單元主要管理預取指針和段預取界限，進入預取隊列的指令，送到譯碼器進行譯碼。

3.指令譯碼部件：從預取部件中讀預取的指令并譯碼，放在指令隊列中，供執行部件使用。

4.數據部件：包括1個算術邏輯部件ALU、8個32位的通用寄存器，1個64位的移位器和1個乘法器；

5.分段部件：1個地址加法器，高速緩存器，段描述器。

6.分頁部件：1個地址加法器，高速緩存器，頁描述器，將分段部件或代碼部件產生的地址轉換成物理地址。

7.控制部件：在ROM中存放有微代碼，譯碼器給控制部件提供微代碼的入口地址，控制部件按照微代碼來執行相應的操作。

返回本章目錄第22頁/共42頁242.580486微處理器

Intel公司1989年，推出32位80486微處理器，片內集成了120萬個晶體管，有168條引腳，網格陣列式封裝。

1.80486的特點（1）80486首次采用了精簡指令系統RISC技術，這樣有效地減小了指令的時鐘周期個數，能夠在一個指令周期，內可以完成一條指令。（2）80486首次將協處理器80387、高速緩存Cache，集成在80486芯片內，形成一個芯片；運算速度和數據的存取速度大大的提高。（3）80486增加了多處理機指令，增強了多重處理系統。

2.80486的基本結構

80486在原來80386的基礎上，增加了兩個部件：高性能浮點運算部件FPU和高速緩沖存儲器Cache。

第23頁/共42頁25

（1）浮點運算部件：把80386的協處理器80387，集成在80486芯片內，使其具有浮點處理能力，縮短CPU80486與運算部件之間的通訊時間，提高了運算能力，是80387的2.8倍。（2）高速緩存Cache：80486芯片內的高速緩存是數據和指令共用，可以存放數據，也可以存放指令，共8K。（3）80486在高速緩存與浮點運算部件之間，采用了32位總線相連，兩條32位的總線可作為一條64位的總線使用。返回本章目錄第24頁/共42頁26

2．6Pentium系列微處理器

1．Pentium微處理器

1993年Intel公司推出了Pentium32位微處理器，其系統結構有了很大的突破，與80×86系統微處理器兼容，32位地址總線和64位數據總線；CISC體系結構和RISC體系結構的結合；片內有多個指令處理單元，多條指令處理流水線，速度大大提高；芯片內全新設計的浮點運算器FPU，采用了超級流水線技術，分支指令預測，預先安排指令的動態順序，大大地提高了流水線的效率。

2．PentiumII微處理器

1997年Intel公司，推出PentiumII微處理器，繼承了PentiumPro，利用MMX多媒體技術，進行單指令流多數據流SIMD處理，可并行處理8個8位數據或4個16位數據或2個32位數據；新增4種數據類型，57條新指令；