文章編號：1671-4598(2009)05-0937-03中圖分類號：TP333文獻標識碼：A基于RocketIO的SATA物理層高速串行傳輸實現歐陽科文,黎福海,唐純杰（湖南大學電氣與信息工程學院，湖南長沙410082）高速數據傳輸是硬盤存儲系統設計的一個重點和難點，針對Virtex-4系列FPGA內嵌的RocketIO收發器模塊，設計應用于SATA物摘要：理層的高速串行數據傳輸電路。對SATA物理層功能要求進行分析，描述RocketIO收發器的內部結構特點和工作原理，詳細討論基于RocketIO收發器的SATA物理層電路邏輯設計，重點介紹RocketIO收發器的時鐘控制和復位的配置。實驗結果表明：采用RocketIO收發器進行高速串行傳輸設計，符合SATA物理層設計要求，并提高系統的集成度和可靠性，為SATA接口的固態硬盤開發奠定基礎。RocketIO；SATA物理層；高速串行傳輸關鍵詞：ImplementationofHigh-speedSerialTransmissionbyRocketIOUsedonSATAPhysicalLayerOuyangKewen,LiFuhai,TangChunjie(CollegeofElectricalandInformationEngineering,HunanUniversity,Changsha410082,China)Abstract:Thispaperistodesignahigh-speedserialtransmissionmechanisminSATAphysicallayerbasedontheRocketIOtranceivermoduleofVirtex-4FPGA.Furthermore,thethesisprimarilyanalyzesthefunctionrequirmentofSATAphysicallayeranddescribestheinternalstructureandoperatingprincipleofRocketIOMGTindetail.Besides,thedesignofSATAphysicallayerlogiccircuitisdiscussed,andthecon?gurationaboutclockcontrolandresetareintroduced.TheexperimentalresultsshowthatthismechanismaccomplishesthedesignrequirmentsofSATAphysicallayerandimprovesthesystemintergrationdegreeandreliability.It’salsothefoundationtodevelopSolidStateDiskwithSATAinterface.Keywords:RocketIO;SATAphysicallayer;high-speedserialtransmission0引言硬盤接口技術SATA全稱：SerialAdvancedTechnologyAttachment，是一種串行數據傳輸協議，主要應用于存儲系統的數據傳輸。隨著硬盤容量的增加，海量數據傳輸要求越來越高，傳統的PATA接口的不足日益突出，PATA采用40針的并行接口，傳輸數據的速度提高，并行信號之間的相互串擾嚴重，同步設計難度加大，目前PATA的最高速度為133MB/s(UDMA/133)。且PATA占用電路板面積大，不利于嵌入式系統集成。當前在系統級互連設計中，高速串行互連技術迅速取代傳統的并行傳輸技術正成為業界趨勢。由于改用線路相互之間干擾較小的串行線路進行信號傳輸，SATA總線具有更快的傳輸速度，數據校驗措施更為完善，初步傳輸速率已達到150MB/s[1]。串行接口還具有結構簡單、支持熱插拔等優點。Xilinx公司在其Virtex-4FX系列FPGA中推出的Rock-etIOMulti-GigabitTransceiver（MGT）硬核，使得高速串行能夠帶來更高的性能、更低的成本和更簡化的設計。本文根據SATA物理層串行數據傳輸要求，詳細討論基于RocketIOMGT的SATA物理層電路設計過程，并對設計中的關鍵技術——RocketIOMGT的使用進行重點介紹。1RocketIOMGT簡介及工作原理1.1RocketIOMGT簡介RocketIOMGT是一種嵌入式多速率串行收發器，能夠以6.25G~622Mb/s的速度運行，支持包括SATA在內的多種串行協議。RocketIOMGT由物理介質附屬子層(PMA)和物理編碼子層(PCS)組成。內部主要功能框圖如圖1所示，PMA包含串行器/解串器(SERDES)、TX與RX輸入/輸出緩沖器、時鐘發生器和時鐘恢復電路。PCS包含8B/10B編碼器/解碼器、64B/66B編碼器/解碼器/擾碼器/解擾器以及支持通道綁定和時鐘校正的彈性緩沖器[2]。RocketIOMGT的可編程特點使得在Virtex-4FX平臺上可方便地集成上吉比特的串行傳輸，它還具有如下特點：5級可調的差分輸出擺幅(800～1600串行收發自回路和并行收mV峰峰值)，4級可編程預加重[3]；2008-09-23；2008-10-20。收稿日期：修回日期：歐陽科文(1983-)男，湖南長沙人，碩士研究生，主要從作者簡介：事嵌入式系統設計、SATA固態硬盤開發等方向的研究。黎福海(1964-)男，廣西人，教授，主要從事信號處理和嵌入式系統方向的研究。圖1RocketIOMGT內部功能框圖中華測控網·938·計算機測量與控制第17卷發自回路以方便調試；8B／10B編解碼，可編程的逗號檢測，以便于實現10bit字符的各種通信協議和檢測；支持CRC循環冗余校驗，提高數據傳輸正確率。1.2RocketIOMGT工作原理RocketIOMGT在發送端按照一定的算法產生的CRC校驗碼插入到欲發送的并行數據之中，數據經過8B／10B編碼，被寫入發送端FIFO，轉換成串行差分數據發送出去。接收端接收到的串行差分信號被寫入接收端緩沖，恢復出接收時鐘，經過串行數據到并行數據轉換成并行數據，然后經過8B／10B解碼，被寫入彈性緩沖區，并做CRC檢驗后并行輸出[4]。8B／10B編解碼模塊為可選項，用戶可根據功能要求是否采用。CLK1作為發送數據時鐘，RXRECCLK1作為接收數據恢復時鐘，兩個時鐘信號經全局時鐘緩沖輸出到SATAIPCore，并作為TXUSRCLK2和RXUSRCLK2的時鐘源。2系統設計本設計基于RocketIO的千兆位級收發器特性，設計并實現SATA物理層的高速串行數據傳輸。SATA1.0協議規定物理層的發送和接收串行數據線上速率為1.5Gbps，并行數據位寬可依據鏈路層特性設置為10、20、40或其他數據寬度。支持K28.5comma字符檢測，負責檢測段外控制信號（OOB信號）和實現復位及電源管理[5]。本設計的物理層并行數據寬度為20bit，串行數據傳輸速率1.5Gbps，系統結構框圖如圖2所示，本設計著重介紹RocketIOMGT時鐘控制和復位的配置。圖3時鐘分布圖圖2系統結構框圖2.1時鐘控制時鐘分布框圖如圖3所示。在Virtex-4FXFPGA中每個RocketIOMGT的參考時鐘有3種，GREFCLK適用單個RocketIOMGT組且數據傳輸率低于1Gbps的情況。REFCLK1和REFCLK2用于數據傳輸率介于1Gbps～6.5Gbps之間的情況。時鐘精度和時鐘抖動是評價時鐘質量的兩個重要指標。RocketIOMGT模塊內部倍頻達3GHz,要求高精度的參考時鐘，時鐘精度小于±350ppm，可容忍的參考時鐘抖動公差最大為40ps，所以從DCM中出來的時鐘(大于±100ps)不能作為MGT的參考時鐘輸入。RocketIOMGT的時鐘采用以下解決方案：參考時鐘必須經過RocketIOMGT模塊指定的差分時鐘引腳接入，然后經內部時鐘管理模塊GT11CLK_MGT轉化成單端時鐘，送到REFCLK1或REFCLK2作為MGT的參考時鐘。參考時鐘的頻率由串行傳輸速率和時鐘參數設置來決定。本設計選用了EpsonEG-2121CA高精度差分時鐘，時鐘精度為±100ppm，時鐘抖動公差最大為25ps，完全符合RocketIOMGT要求。時鐘頻率選用150MHz。RocketIOMGT模塊的輸出時鐘TXOUTCLK1、TXOUT-CLK2、RXRECCLK1、RXRECCLK2，能作為4個用戶時鐘TXUSRCLK、TXUSRCLK2、RXUSRCLK、RXUSRCLK2的時鐘源，也可以作為DCM模塊的輸入，生成用戶所需的特定頻率的時鐘，提供給系統其他模塊使用。本設計采用TXOUT-中華測控網TX_DATA和RX_DATA為并行數據輸出和輸入通道，根據用戶需要設置為20bit的數據位度。SATA規定使用段外（OOB）信號進行復位和電源管理。RocketIOMGT為支持OOB提供兩個端口：（1）TXENOOB-若置位，差分輸出（TXP/TXN）被強制為共模形式（額定125mV）；（2）RXSIGDET-低有效，表明檢測到大于共模閾值的有效信號，該閾值由屬性RXCDRLOS設置。OOB信號包括COMRESET/COMINIT和COMWAKE，利用TXENOOB和RXSIGDET發送和檢測到這兩類OOB信號，供SATAIPCore使用。RX的時鐘信號必須從接受數據中恢復并鎖定，即RXLOCKED必須在接收到數據時才能有效。本設計的時鐘參數設置如表1所示。表1RocketIO時鐘參數設置TX屬性TXPLLNDIVSELTXOUTDIV2SELTXASYNCDIVIDETXCLKMODETXOUTCLK1_USE_SYNC設置2042'b014'b0100"FALSE"RX屬性RXPLLNDIVSELRXOUTDIV2SELRXUSRDIVISORRXCLKMODETXOUTCLK1_USE_SYNC設置20416'b000011"FALSE"TXCLK0_FORCE_PMACLK"FALSE"TX_CLOCK_DIVIDER2'b01TXCLK0_FORCE_PMACLK"FALSE"RX_CLOCK_DIVIDER2'b012.2復位RocketIOMGT模塊中的復位分為發送子模塊復位和接收子模塊復位。發送子模塊復位包括TXPMARESET和TXPCSRESET；接收子模塊復位包括RXPMARESET和RXPCSRESET。以接收子模塊為例，介紹RocketIOMGT復位過程。RXPMARESET復位用于復位PMA和重新初始化PMA功能。其引腳電平為高時，復位PLL控制邏輯和內部的PMA分頻器，同時也使發送器PLLLOCK信號為低，同時RXPLL進行校驗。RXPMARESET引腳電平為高至少持續3個USRCLK第5期歐陽科文，等：基于RocketIO的SATA物理層高速串行傳輸實現·939·時鐘周期。當接收數據恢復時鐘鎖定正常，RX_SYNC置高持續64個同步周期后，RXRSET被置高，RXPCS模塊被復位。RXPCSRESET復位與RXPMARESET復位是相互獨立，互不影響的，RXPCSRESET復位的要求如下：（1）在RXPCSRESET復位時，RXUSRCLK和PCS的RXCLK時鐘必須已經保持穩定。（2）RXPCSRESET引腳電平為高，至少要持續3個RXUSRCLK時鐘周期。（3）在RXPCSRESET復位結束后，RXPCS模塊至少需要5個RXUSRCLK時鐘周期來完成各個子模塊的復位。本設計為滿足SATA要求，縮短基元的響應延時，RocketIOMGT設置為縮短延遲模式（RLM），該模式繞過發送端和接收端的緩沖器，從而縮短發射端和接收端之間的整體延遲。在RXPCSRESET時，需要在64個RXUSRCLK時鐘周期內接收數據無誤且恢復時鐘鎖定正常，RX_READY置高，整個復位過程才算結束。接收子模塊的復位時序圖如圖4所示。圖6SATA物理層驗證實驗硬件框圖其中init_tx模塊產生tx_pmareset、tx_pcsreset復位信號；frame_gen模塊產生帶有K28.5字符的數據流，每次發送的數據位寬為20位；init_rx模塊產生rx_pmareset、rx_pcsreset復位信號；frame_check模塊將發送的數據與實際接收到的并行輸出端口的數據進行比較，如果檢測到不一致，則err_count計數器就自加一次，通過讀取該計數器的值和記錄MGT工作的時間就可以計算出該系統中MGT的錯誤率。經多次實際測試，RocketIO的誤碼率在3.0×10-11以下，滿足SATA協議要求。4結束語圖4接收子模塊的復位時序圖3系統測試本測試實驗選用Xinlix的Virtex-4FX20，使用兩個RocketIOMGT。首先測試RocketIOMGT工作性能，測試工具選用ChipScope分析工具，通過內置在收發器里的誤碼率測試器(IBERT)，設置RocketIOMGT為串行閉環，發送端發送1.1×1011個數據，能正常接收。測試結果如圖5所示。高速數據傳輸是硬盤存儲系統設計的一個重點和難點，高速串行互連技術由于將時鐘與數據合并進行傳輸，從而解決高速并行數據傳輸過程中時鐘和數據的抖動問題，提高數據傳輸速率，降低設計復雜性和成本。本文基于Virtex-4FXFPGA器件內嵌的RocketIOMGT核，設計實現高速串行互連，具有使用方便、配置靈活、集成度高等優點，將它用于解決SATA物理層高速串行數據傳輸問題，既簡化設計，又提高系統的集成度和可靠性，有很好的應用前景。參考文獻：[1]SerialATA:HighSpeedSerializedATAttachmentRev.1.0a[S].2002.[2]Virtex-4RocketIOMulti-GigabitTransceiverUserGuide[Z].2007.[3]李江濤.RocketIO高速串行傳輸原理和實現[J].雷達與對抗，2004,(3):48-50.[4]吳志勇.基于RocketIO的光纖旋轉連接系統的實現[J].計算機測量與控制，2008,16(3):387-388.[5]ATAPhysicalInterfaceSpecification(SAPIS)rev0.90[S].2002.（上接第936HYPERLINK"/retype/zoom/ca3adb42336c1eb91a375d4c?pn=3&x=0&y=1245&raww=367&rawh=16&o=png_6_0_0_0_0_0_0_8