QMTECH_CYCLONEV_5CEFA5用戶手冊(QUARTUS15.1前技的QTCHCcle_CEA5發F板，采用lra的Ccle?VFGA實%RM?統(HS)的CFGA括及QMTECH_CycloneV_5CEFA5開發板-用戶手冊(Quartus15.1QUARTUSPRIME15.1安裝包介 FPGA程序編譯和介 建立新工 編譯工 分配輸入輸出 SOF文件到 JIC文件到 TS?II邏輯分析儀使 添加IP 文獻參 版 QurtusPrme15.1安裝包介階段都很容易滿足您的具體需求。性的Quartus?Prime設計包括了從設計輸入和綜合直至Altera?FPGA、SoCCPLD所需的一切。具有數百萬個邏輯單元的器件功能越來越強，為設計提供了理想的平臺，幫助他們滿足下一代設計需求。設計要能夠高效的發揮這些器件的優勢，就需要通過大幅度提高設計效能。QuartusPrime15.1在成功的QuartusII基礎上增加了Spectra-Q?引擎，針對CycloneV,Arria?10以及未來的器件進行了優化，FPGA設計效能實現了突破。 ure1-1.QurtusIIPrme15.1開發環安裝完成后，可能會發現自帶的器件庫中根本沒有自己要用到的系列，這時候就要去Altera官網的中心去自己所需要用到的器件庫。地址:http 在中心的最下面選擇SelectbyDevice，就可以看到所有的系列，然后選擇本實驗手冊需要的CycloneV系列，還得選擇自己的版本(注：分清楚自己的是網絡版還是定制版)，最后器件庫cyclonev-85.qdz(的器件庫后綴是qdz)。注意：器件庫并不需要放在指定文件夾內(但是一定不要含中文)，為了防止誤刪，建議放在Altera的安裝文件夾。 ure1-2.安裝 ure1-3I 安裝點擊安裝Device包后，會彈出如下界面，單擊 ure1-4I 安裝包界選擇器件庫cyclonev-85.qdz所在 ure1-5.選擇器件選擇需要安裝的器件包，然后點擊Next進行安裝，直至最后完成 ure1-6.選擇需要安裝的器件上述步驟也可以通過QuartusIIPrime15.1的啟 的DeviceInstaller安裝工具來完成 ure1-7.DevceIstFPGA程序編譯和介建立新工執行菜單命令【File】-【NewProjectWizard…】，創建工程向 ure2-1.工程向選擇【NewQuartusPrimeProject】 ure2-2.NewQurtusPrme然后彈出【NewProjectWizard】界面，選擇 ure2-3.NewProjectWz設置工程文件夾及工程名，在Whatistheworkingdirectoryforthisproject?下選擇項目地址工 Whatisthenameofthisproject?下填寫工程名，最后一欄填寫頂層文件名 ure2-4.選擇新工 和工程選擇空工程【EmptyProject】，然后點擊 ure2-5.選擇空工如果有源文件，可以在此步驟將已有的*.v或者其他源文件都添加進工程 ure2-6.添加源文選擇開發板的FPGA器件型 ure2-7.選擇器最后，確認工程配置信息，無誤后點擊【Finish】 ure2-8.工程配置信空工程正確建立后，會顯示空工程的主界面，具體如下圖Tbe2-1.空工正確建立新工程后，編寫并添加Test01_Project_LED.v進入新工程，具體如下圖所示Tbe2-2.添加源文Tbe2-3.選擇源文正確添加原文件后，QuartusIIPrime15.1的界面如下圖 ure2-9.編譯工撰寫完源文件的程序后，可以開始按下圖所示的按鈕【StartCompilation–Ctrl+L】進行編譯程 開始編 編譯結果信分配輸入輸出分配工程的輸入輸出PIN的方法有好多種。方法一：可以在菜單欄選擇【Assignment】→【PinPlanner】 編譯結果信如下圖界面，使用圖形化界面依次選擇好幾個PINIO位置 配置輸入輸出方法二：可以事先準備好一個*.csv文件，然后使用菜單欄的【Assignmet】→【ImprtAssignmet】然后指定號*.cvsPIN的配置，具體操作如下圖所示： mesof文件FPGA 準備*.sof文端子，然后點擊下圖所示的【AutoDetect】按鈕來確認連接是否正常： JTAG檢測開發正確檢測到FPGA后，選擇5CEFA5，然后按確認按鈕 JTAG檢測框后，選擇下圖所示的*.sof文件。 FPGA然后選中下圖所示的【Program/Configure】后，點擊【Start】按鈕 準備*.sof文正確完成后，會彈出燒寫成功的框，然后可以從開發板觀察現象是否正確 *.sof文件完方式可以讓FPGA從片SPIFlash裝在應用程序起機。此實驗描述了如何燒SPIFlashJTAG口將程序到FPGA板子的SPIFlash。當FPGA掉電后，程序還是保存在SPIFlash內不會丟失。由于燒寫到SPIFlash的*.jic文件是由*.sof文件轉換過來的，所以在此實驗之前需要保證*.sof文件可以正常單【File】→【ConvertProgrammingFile】： e工按照下圖紅框內所示的配置進行修改 e工點擊下圖紅框內的【Advanced…】按鈕，將【AdvancedOptions】紅框內的兩個Disable……選項都勾上 AdvcedO?tos配點擊下圖紅框中的【FlashLoader】，然后點擊右側紅框中的【AddDevice】 FshLoder配FlashLoader的器件為 FshLoder配置為選擇需要轉換的【SOFData】，然后選擇【AddFile…】，點擊【Generate】來生成最終的output_file.jic Sof文并選擇前面步驟產生的output_file.jic文件。 jc文 jc文 Ts?II邏輯分析儀使邏輯分析儀SigbalTapII，是AlteraQuartusIIPrime15.1自帶的邏輯分析儀，它是式的仿真，更準確的觀察數據的變化，方便調試。此工具其實就是在FPGA中添加了一部分額外的電路來監測的數據，然后JTAGPC機進行顯示。在FPGA的學習，SigbalTapIIs工具的使用會有很大幫助。本章節使用SDRAM實驗程序Test04_project_SDRAM來演示如何使用它，在實驗開始之前，確保SDRAM的測試程序可以正確的編譯和在FPGA上面執行。 ure3-1.打開 T?II c 正確打開后，得到如下界面 ure3-2 T?II c yzer主界設設 方編 到PC機上進行顯示) ure3-3 T?II c yzer主界面功雙擊上圖所示的【設置采樣信號】，然后會彈出下面的界面，按【List】按鈕后彈出所有的可監測信正確選擇完信號以后，可以看到【setup】界面如下圖所示。另外，信號的采樣時鐘選擇【DRAM_CLK】 ure3-4.配置完成后，需要重新編譯整個項目。正確編譯后，新的*.sof文件到FPGA ure3-5.編譯并新的 T?II工正確完成后就可以點擊【AutoRunysis】或者【Runysis】按鈕讓到的信號顯示到界面上來 ure3-6.運行 T?II工下面兩圖顯示的信號分別是SDRAM的寫數據測試時序和讀數據測試時添加IP用ip核生成模塊并且直接在用戶工程中調用。具體步驟如下：首先需要打開【Tools】→【IPCatalog】菜單 框中輸入關鍵字PLL就可以搜索AlteraPLLIP核，用戶可以雙擊該IP核來執行下一步操作： ure4-2AterPLL在彈出的框，選擇程序語言和生成IP的存 ure4-3.IP存放設然后一步一步設置需要的參數，確認無誤后點擊【Finishs】 ure4-4PLLIP設置參添加產生的*.qip文件進用戶入工程，步驟如下：【Project】→【Add/RemoveFilesinProject…添加*.qip文件，如下圖紅框所

ure4-5添加*.q ure4-6添加*.q接下來直接在用戶程序中實例化一個pll就可以如下圖所