1、大連東軟信息學院本科畢業設計（論文）論文題目論文題目：基于0.35微米工藝的電壓控制振蕩器電路設計與 實現系 所： 電子工程系 專 業：電子信息工程（集成電路設計與系統方向）學生姓名： 學生學號： 指導教師： 導師職稱： 講師 完成日期： 2014年4月28日 大連東軟信息學院Dalian Neusoft University of Information大連東軟信息學院畢業設計（論文） 摘要 IV基于0.35微米工藝的電壓控制振蕩器電路設計與實現摘 要本文首先從振蕩器的基本原理入手，介紹了振蕩器正常工作所滿足的起振、平衡和穩定這三個基本條件。使用公式計算的形式對這些條件進行了詳細的論述。振蕩

2、器中相位噪聲也是影響壓控振蕩器性能一個重要因素，因此文中通過建立噪聲模型和理想振蕩器，對相位噪聲進行了分析，并提出了降低相位噪聲的設計方法。其次，著重論述了壓控振蕩器電路的性能、結構以及實現形式，并通過計算分析理想壓控振蕩器輸出頻率和控制電壓之間的關系。設計一個包含施密特觸發器的電壓控制振蕩器電路，對電路進行詳細分析，然后完成整個壓控振蕩器電路的前端仿真。最后，后端版圖設計以及相關的驗證工作。包括對壓控振蕩器電路各個模塊進行分析，理解電路所實現的功能以及工作原理；使用HSPICE工具進行電路前仿，結合電路仿真結果確定電路中各個元件的尺寸，選擇適當的器件圖形結構；并進行版圖布局布線，完成整個電路

3、版圖的設計和優化；再通過相關的工藝庫設計文件，對版圖進行DRC和LVS的驗證。關鍵詞：壓控振蕩器，振蕩器，施密特觸發器，LVS，DRC大連東軟信息學院畢業設計（論文） AbstractDesign and Realize of Voltage Controlled Oscillator Circuit Based on 0.35um TechnologyAbstractFirstly, starting with the basic principles of the oscillator, and introduced the vibration of oscillator needs to

4、 function, balance and stability that three basic conditions. Use a formula to calculate forms detailed treatments for these conditions. Oscillator phase noise is an important factor affecting voltage controlled oscillators, therefore through the establishment of noise model and an ideal oscillator,

5、 an analysis of phase noise, and proposed design methods for reducing phase noise.Secondly, focuses on performance, structure, and realization of a voltage controlled oscillator circuit, and through analysis of ideal voltage controlled oscillator the output frequency and the relationship between the

6、 control voltages. Design a voltage control oscillator containing a Schmitt trigger circuit, a detailed analysis of circuits, and then complete the entire front-end of a voltage controlled oscillator circuit simulation.Finally, introduced the back-end layout design and validation work. Including on

7、pressure controlled oscillator circuit all module for analysis, and circuit by achieved of features and work principle; using Hspice tool for circuit simulation, combines circuit simulation results determines circuit in the all components of size, select appropriate of devices graphics structure; an

8、d for map layout wiring, completed throughout circuit map of design and optimization; again through related of technology library design file, on map for DRC and LVS of validation.Key words: Voltage Controlled Oscillator, Oscillator, Schmitt Trigger, LVS, DRC大連東軟信息學院畢業設計（論文） 目錄目 錄 TOC o 1-3 u 摘 要 PA

9、GEREF _Toc384719435 h IAbstract PAGEREF _Toc384719436 h II第1章緒 論 PAGEREF _Toc384719437 h 11.1 課題研究背景與意義 PAGEREF _Toc384719438 h 11.2 課題研究內容與方法 PAGEREF _Toc384719439 h 11.3 課題研究現狀 PAGEREF _Toc384719440 h 1第2章關鍵技術介紹 PAGEREF _Toc384719441 h 32.1 振蕩器的基本原理 PAGEREF _Toc384719442 h 32.1.1 振蕩器概述 PAGEREF _To

10、c384719443 h 32.1.2 起振條件 PAGEREF _Toc384719444 h 32.1.3 平衡條件 PAGEREF _Toc384719445 h 42.1.4 穩定條件 PAGEREF _Toc384719446 h 52.1.5 壓控振蕩器的實現形式 PAGEREF _Toc384719447 h 52.1.6 理想壓控振蕩器的頻率電壓特性 PAGEREF _Toc384719448 h 62.2 噪聲分析 PAGEREF _Toc384719449 h 72.2.1 噪聲模型 PAGEREF _Toc384719451 h 72.2.2 相位噪聲 PAGEREF _

11、Toc384719452 h 82.2.3 降低噪聲設計策略 PAGEREF _Toc384719453 h 9第3章功能分析 PAGEREF _Toc384719454 h 103.1模塊功能分析 PAGEREF _Toc384719455 h 103.1.1 電流鏡 PAGEREF _Toc384719456 h 103.1.2 施密特觸發器 PAGEREF _Toc384719457 h 123.2 壓控振蕩器電路分析 PAGEREF _Toc384719458 h 143.3 開發環境 PAGEREF _Toc384719459 h 17第4章版圖設計 PAGEREF _Toc3847

12、19460 h 184.1 版圖設計的基礎 PAGEREF _Toc384719461 h 184.1.1 版圖的設計規則 PAGEREF _Toc384719462 h 184.1.2 版圖設計步驟 PAGEREF _Toc384719463 h 184.2 壓控振蕩器版圖設計 PAGEREF _Toc384719464 h 194.2.1版圖的分層及連接 PAGEREF _Toc384719465 h 194.2.2 版圖設計環境 PAGEREF _Toc384719466 h 204.2.3 器件及總體版圖 PAGEREF _Toc384719467 h 20第5章版圖驗證 PAGERE

13、F _Toc384719468 h 235.1版圖驗證概述 PAGEREF _Toc384719469 h 235.2版圖DRC驗證 PAGEREF _Toc384719470 h 235.3 版圖LVS驗證 PAGEREF _Toc384719471 h 24第6章總結 PAGEREF _Toc384719472 h 25參考文獻 PAGEREF _Toc384719473 h 26致 謝 PAGEREF _Toc384719474 h 28大連東軟信息學院畢業設計（論文）- 第1章緒 論1.1 課題研究背景與意義壓控振蕩器作為射頻通信系統中的關鍵部件，近年來由于無線通信技術的迅速發展，以及

14、射頻集成電路（RFIC）在個人移動通信系統、無線局域網（WLAN）、衛星通信技術、全球定位系統中的廣泛應用，對壓控振蕩器設計的研究也逐漸升溫。推動技術發展的源動力來自巨大的市場需求，隨著CMOS工藝技術的提高，MOS晶體管的截止頻率可以達到了幾十GHz。在單塊芯片上集成采用CMOS工藝的射頻前端電路，這已逐漸成為當前集成電路的研究熱點。所以用戶對壓控振蕩器電路各方面性能的要求越來越高。與其相應的版圖設計環節同樣至關重要，它直接關系到集成在單塊芯片上的射頻電路性能的好壞。1.2 課題研究內容與方法本設計從基礎部分開始研究，一方面是電路設計和版圖設計理論知識的學習，另一方面是EDA工具的應用實踐，

15、IC全定制設計的過程在理論與實踐相結合中進行，壓控振蕩器電路中應用到的電流鏡，施密特觸發器等模塊進行單獨分析或仿真，將壓控振蕩器電路設計完成后，運用Hspice工具進行前端設計仿真，對設計電路進行驗證以及確定電路中MOS管的尺寸。再使用Calibre工具進行版圖繪制，布局布線以及后端的驗證，需要掌握版圖設計的基本方法和技巧。這將對所學知識的鞏固和今后從事相關工作有很大幫助。1.3 課題研究現狀近年來，低相位噪聲半導體技術的發展令人矚目，現在已經成為單片集成VCO最有前途的制造技術。用半導體技術制造的單片集成VCO具有相位噪聲低等許多優點，也能滿足當前許多無線電通信系統的要求。在無線通信系統IC

16、芯片制造中獲得廣泛應用。半導體技術采用異質結雙極晶體管作為有源器件，這也是它跟常規半導體技術的主要區別。目前振蕩器電路主要有兩種實現形式：電感電容振蕩器和環形振蕩器。環形振蕩器與電感電容振蕩器相比，它的振幅更大，并且開關非線性效應很強，導致它很容易受到有源器件的影響。雖然某些環形振蕩器的工作頻率也能達到1-2GHz，但是考慮它的噪聲性能，環形結構在1GHz以上的振蕩器中很少采用。在當前的版圖工藝中，異質結雙極晶體管是基區作為SiGi應變層，發射區和集電區作為硅的異質結雙極晶體管，具有基極電阻低、工作頻率高、擊穿電壓高等優點，微波特性尤其突出。異質結雙極晶體管不僅特征頻率高，而且相位噪聲小，特別

17、適合低相位噪聲VCO的設計。VCO噪聲高低的主要因素決定于有源器件的最小噪聲系數。小頻偏相位噪聲主要同VCO振蕩器電路的Q值、有源器件的閃爍噪聲與角頻率有關。異質結雙極晶體管閃爍噪聲小、角頻率低。對于降低小頻偏相位噪聲非常合適。半導體技術除了能制造優良的異質結雙極晶體管之外，還能制造優質的無源器件。比如片上集成的電感，電容，電阻等無源器件的發展，也為設計制造較低相位噪聲的VCO創造了有利條件，進而推進了VCO電路的研究設計。大連東軟信息學院畢業設計（論文）第2章關鍵技術介紹2.1 振蕩器的基本原理2.1.1 振蕩器概述振蕩器（英文：Oscillator）是一種可以產生類似于正弦波或者方波的重復

18、電子信號的電子器件。振蕩器電路可以將直流信號作為輸入信號，通過一定的轉換輸出具有一定頻率的交流信號。按電路結構可分為晶體振蕩器、音叉振蕩器、阻容振蕩器、電感電容振蕩器等；按輸出信號的波形可以分為鋸齒波、方波、正弦波等振蕩器。振蕩器的最基本特征是在外加直流信號后，能夠輸出一個具有一定頻率和一定功率的交流信號。這個特性有兩個重點：（1）振蕩器的外部信號只有直流信號，即無頻率輸入，而輸出是指定頻率和功率的信號。這表明，振蕩器在直流信號作為單信號輸入的狀態，輸出信號是一個逐漸增大的過程。（2）振蕩器的最終是輸出固定頻率和功率的信號。振蕩器中輸出的信號頻率和功率應該是一個先變大，然后逐漸穩定的過程，并最

19、終保持這種輸出狀態。振蕩器的分析目標，設計依據都是圍繞上述的兩個特性產生的起振、平衡和穩定三個條件決定的。2.1.2 起振條件如圖2.1所示，一個簡單的負反饋系統便可以產生振蕩信號。圖2.1 負反饋系統圖2.1電路中的有一個基本放大器。傳輸函數為H，所以負反饋的閉環增益為： VoutV如果反饋的輸出相位偏移過大，經過反饋信號相減，使原來的輸入信號得到增強，那么就會產生振蕩信號。當H為1時，環路的閉環增益變為無窮大。這時相位差是180。當輸入的電壓為V0，則由公式（ Vout=V0當H1時，Vout的結果是發散的，H Vout=V0當反饋環路內的信號逐漸增大，產生振蕩信號。得出起振的兩個基本條件

20、：（1）環路的閉環增益必須不小于1；（2）負反饋的相移為180。這兩點就是“巴克豪森準則”。 （a）相移180的負反饋 （b）相移360的正反饋 （c）相移為0的正反饋圖2.2 幾種反饋振蕩的形式根據巴克豪森準則的第二點，滿足起振的條件是：環路的增益大于1，而且反饋的信號使原來的信號得到增強，所以圖2.2的三種結構也符合巴克豪森準則。 =360n,n=0,1,2 表示輸入信號與反饋信號的相位2.1.3 平衡條件在振蕩器起振階段，輸出信號很弱，當滿足起振條件后，輸出信號將會不斷增強，這種增強并不會無限制的進行下去，而是逐漸穩定到輸出的頻率和功率都保持恒定的狀態。此狀態可以表示為： Hj=Hexp

21、j()=1 上式（2-5）即為振蕩器的平衡條件，把（2-5）式化為幅度和相位條件如下式所示： H=1 =360n,n=0,1,2 振蕩器從起振階段向平衡階段的轉變，一般是通過振蕩器中有源器件固有的非線性來實現的。2.1.4 穩定條件振蕩器工作階段除了要滿足起振，平衡條件外，還需滿足穩定性條件。當振蕩器由起振狀態向平衡狀態過渡的過程中，如果受到細微的干擾（比如：噪聲、溫度、電壓的改變），便會把平衡狀態破壞。在此之后，振蕩器的工作狀態將會有兩種變化趨勢，可以用圖2.3來表示。 (a)非穩定狀態 （b）穩定狀態圖2.3 平衡狀態的兩種變化趨勢左邊這種狀態，當電路受到干擾時，電路會偏離原來的穩態，很小

22、的擾動就會造成電路新的狀態，從而偏離平衡位置，很顯然這種狀態是不穩定的。右邊的這種狀態則很穩定，即便電路有些擾動，電路的狀態也將在在平衡位置左右作來回擺動，最終逐漸恢復到平衡位置。放大器的傳輸函數不但是電壓函數，而且還是頻率函數。H(v,)表示傳輸特性，當電壓值在平衡位置增大時，H(v,)減小，將逐漸恢復到平衡位置；同樣當電壓值在平衡位置減小時，H(v,)增大，也將逐漸恢復到平衡狀態。由數學函數原理可知，只要滿足式（2-8）無論電壓變大還是變小，電路都有回到平衡點的趨勢。HV,V丨VV0是平衡點電壓值，再結合（2-8）式HV,V丨V00 =360n,n=0,1,2 2.1.5 壓控振蕩器的實現

23、形式目前，壓控振蕩器主要通過電感電容壓控振蕩器和環形壓控振蕩器兩種實現，最近幾年，許多研究者們都針對這兩種壓控振蕩器形式進行了大量的研究。（1）環形壓控振蕩器：環形壓控振蕩器能通過純數字CMOS工藝實現，不需要使用電感原件，所以能夠很大程度的縮小芯片面積，從而實現更低成本的壓控振蕩器；但是環形振蕩器由于較強的開關非線性效應，導致其噪聲性能普遍較差，同時功耗偏高，這些缺點也限制了它在通信系統中的應用。但是綜合考慮到成本等多項性能，在不高于1GHz的頻段中一般還是采用環形振蕩器。在針對其相位噪聲的改進技術措施中，主要通過設計性能優良的延遲單元，改進環路復用技術等，還有就是在功耗方面對環形振蕩器的優

24、化設計。隨著半導體工藝的逐漸發展，環形壓控振蕩器的性能指標也逐漸得到優化，相信在不久以后，高性能的環形振蕩器也能在高頻通信系統中占有一定的比例。（2）電感電容壓控振蕩器：LC-VCO一直是最近幾年的研究熱點，特別是高頻通信系統領域。雖然低相位噪聲的環形振蕩器也能夠工作于1-2GHz的頻率范圍，但是基于其相位噪聲的限制，故而在1Ghz頻率范圍以上的振蕩器很少采用環形結構。在電路中的各種噪聲以及溫度、電源電壓等因素變化，振蕩器輸出信號的相位發生改變，而表征這種改變程度的量就是相位噪聲。電感電容壓控振蕩器的噪聲源主要是低Q值電感中的串聯電阻、尾電流源和開關差分對MOS管。電路中的有源、無源器件的白噪

25、聲，在頻偏比較大的頻率上產生1/f2特性的相位噪聲。所以要設計出低相位噪聲的VCO，為了減小相位噪聲，首先需要分析各種噪聲對總體相位噪聲的影響。目前壓控振蕩器多采用CMOS工藝制造，而CMOS工藝中有源器件非常適合于硅工藝集成，所以集成電容電感的研究也面臨著巨大的挑戰。為了得到高性能的片上集成VCO，不可或缺的便是高品質片上電感。片上螺旋電感的Q值，主要受到三種寄生效應影響：第一，金屬線的高頻鄰近效應和趨膚效應使串聯電阻急劇增加；第二，金屬層之間對多晶硅襯底的寄生電容導致了電感自激振蕩頻率降低；第三，磁場在硅襯底中形成了降低電感值的渦流，這進而使串聯損耗電阻增加。為了使片上電感的Q值提高，許多

26、人在近十幾年提出了很多解決方法，如采用多層金屬并聯降低串聯電阻，地屏蔽層減小電場在硅襯底上的損耗、差分電感等等。2.1.6 理想壓控振蕩器的頻率電壓特性理想壓控振蕩器工作時，電壓和頻率應該呈線性關系。圖2.4所示：圖2.4 壓控振蕩器頻率-電壓關系圖其中Vctrl為輸入電壓，Kv為振蕩器增益，0是電壓為0輸出壓控振蕩器相位與頻率關系可表示為：out=ddt則根據圖2.4和式（2-11），假設Kv為常數，故 =outd其中 ex可以作為相位增量的定義 ex=K因此鎖相環電路中的壓控振蕩器，其傳遞函數可以表示為： exVctrl2.2 噪聲分析通信系統的靈敏度受到噪聲的限制，噪聲廣義的定義是出了所

27、希望的信號之外一切信號之外的信號。2.2. 1 噪聲模型在電子電路中所有的有源和無源器件都會產生噪聲，按照噪聲產生的機理可以分為熱噪聲（thermal noise）、閃爍噪聲（flicker noise）、散粒噪聲（shot noise）等，器件中會同時存在一種或多種噪聲，噪聲是一個隨機過程，通常用功率譜密度或均方根噪聲電壓電流來描述。MOS管本質上也是電阻，同樣會產生熱噪聲，理論研究表明MOS管溝道熱噪聲可用下面的表達式來表示： Ind2=4kTgd0f 公式（2-15）中gd0是Vds為零時，漏極和源極之間的電導，此時參數的值為1，在飽和時的值減小為2/3，上述公式（2-15）在短溝道MO

28、S管中誤差很大，因為強電場對溝道載流子的加熱作用，在飽和時的值可變為2、3，甚至更大，所以降低熱噪聲可以通過降低源極漏極之間的電壓2.2.2 相位噪聲振蕩器的輸出信號理想情況下應當是一個頻譜純凈的正弦波，但是由于振蕩器產生的輸出信號會受到各種噪聲以及溫度電源電壓等變化的影響，使輸出信號的振幅相位和頻率發生改變，頻譜也變為中心頻率兩側的帶狀頻率分布。如圖2.5所示，這些不應該出現的能量分布就是相位噪聲。圖2.5 振蕩器的理想和實際輸出頻譜對比圖相位噪聲的優劣是最重要的參數，對實際電路的發射頻率純度和接收靈敏度。然而進行細致的理論分析將有助于實際設計中有效的降低相噪聲。圖2.6 理想RLC振蕩器圖

29、2.6中為理想振蕩器，由理想器件電阻R、電感L和電容C組成，理想有源器件給振蕩器提供能量補償，所以電阻R是電路中唯一的噪聲源，振蕩器中存儲的能量大小為：Estored=其中，Vpk 為輸入信號電壓最大值，故輸入電壓的均方 Vsig2當振蕩器是線性時不變系統，而且噪聲源也作為線性時不變信號時，振蕩器就可以看作一個理想模型，然而實際上這兩點暫時都難以實現，因此理想模型的情況只能看作實際的近似，倘若要得到更加準確的噪聲模型，應該將線性時不變作為前提，進行修正和研究。2.2.3 降低噪聲設計策略對于某些特定的噪聲源，通過提高節點電容的電荷容量qmax就能起到相位噪聲噪聲改善的作用，還可以通過增強振蕩信

30、號強度和增大電容值提高Q值。同時，因為振蕩器頻率整數倍頻率值附近的噪聲能量，被乘以系數n后上下變換到振蕩頻率附近，因此這部分噪聲能量相對于相位噪聲的影響，比其他頻率值附近的噪聲影響更大。在脈沖靈敏度函數一定的情況下減小相位噪聲的有效途徑是設法減小倍頻值附近的噪聲。脈沖靈敏度函數中，C0C0=由上式可得，減小相位噪聲的有效途徑是減小脈沖靈敏度函數的直流分量C0式（2-18）還表明通過最小化C0，理論上可以減小甚至消除低頻噪聲，雖然波形的對稱性與C0有很密切的關系，但是即使采用差分電路依然無法抵消這些噪聲。此外，為了增強電路的對稱性，可以將線性的負載替換非線性負載。因為電容的充放電特性決定了振蕩波

31、形的形狀，而線性負載恰恰能夠將一個電容充電時間確定第3章功能分析3.1模塊功能分析3.1.1 電流鏡電流鏡是CMOS集成電路中的基本模塊，在模擬集成電路設計中廣泛使用。理想的電流源能夠在很大的范圍內產生或抽取一個固定的電流，其輸出電阻應該無限大。但是在實際的電路中，輸出電阻無法做到無限大，并且為了讓每個MOS管能工作于飽和區，電流源的輸出擺幅也有一定限制，這些都是影響電流源性能的主要因素。圖3.1 基本電流鏡如圖3.1所示，在基本的電流鏡電路中，當M0和M1管都工作在飽和區，由 VG0=V可得：理想狀態下M0和M1之間的漏極電流滿足一定的下面的關系： ID0= ID1因為： VG0=V所以：

32、ID1ID0通過調整M0管和M1管的寬長，改變W/L的比值，從而可以的得到期望的輸出電流值。這種基本電流鏡電路的特性是可以精確的復制電流而不隨工藝和溫度的影響。但是，實際上，電流鏡的管子會產生溝道長度效應，它會對復制得到的電流產生極大的誤差，特別是某些時候需要減小電流源輸出電容，選用最小溝道長度時，這種效應更加明顯。如果考慮溝道長度調制效應的時候：由： I I得到： I因為電流鏡的作用在于復制電流信號，電流鏡性能的好壞，主要由電流源的等效輸出阻抗和電流源正常工作時的最小工作電壓決定。而且增加電流鏡的輸出電阻可以增加避免溝道長度調制效應對電流復制精度的影響。所以為了減小溝道長度調制效應對電流復制

33、精度的影響，可以通過增加電流鏡輸出電阻，即在不改變MOS寬長比的情況下，增加管子的溝道長度，增加等效輸出電阻，從而抑制溝道長度調制系數。這種方法的優點是：電路最小工作電壓不變，結構簡單。缺點是：溝道長度變化不明顯時，調至系數變化不明顯。溝道長度太大的話又會大大增加版圖面積，而且溝道長度的增加也會同時增加等效輸出電容。另一種方法就是通過將原基本電流鏡電路改進為共源共柵電流鏡電路。如下圖3.2所示：圖3.2 共源共柵電流鏡電路如果M0和M2工作在飽和區，等效電阻為Rs，則這個電流鏡的等效輸出電阻為gm1r01R在電流鏡電路中，電流的復制需要一個參考電流Iref，得到一個I（1）使用芯片外的電流；（

34、2）設計一個與電源電壓無關的并且經過溫度補償的電路來產生Iref（3）經過溫度補償的帶隙基準電壓電路產生參考電流；（4）電阻與二極管連接的MOS得到參考電流。基本的基準產生電路如圖3.3所示：圖3.3 基本的基準產生電路在溝道長度調制效應下的MOS管漏極電流為： ID=12式（3-9）中有三個需要確定的量ID，WL，V這是簡單的產生參考電流源的方法，而實際上這種方法產生的電流性能很差，很容易隨著電源電壓，工藝影響或溫度影響產生很大的偏差。在設計電流鏡版圖時必須考慮橫向擴散和氧化層侵蝕對MOS管溝道長度和溝道寬度的影響，因為橫向擴散會導致有效溝道寬度變小，氧化層侵蝕則會導致有效寬度變小。受工藝精

35、度的影響，實際刻蝕出來的溝道長寬和期望不一樣，所以為了將工藝偏差的影響降到最小，在設計電流鏡版圖時：（1）如果兩個管子的寬長比相等，這樣進行版圖設計時，不會受工藝刻蝕精度的影響。（2）由于MOS管的寬長比決定了電流鏡中各個支路電流的大小，所以應該盡量讓MOS管的寬長比正好是另外一個的整數倍大小。這樣也能避免刻蝕精度的影響。3.1.2 施密特觸發器如果電路在某一時刻的輸出狀態不僅取決于電路在這一時刻的輸入狀態，而且與電 路過去的狀態有關，也就是說電路具有了記憶功能，這種電路便稱之為時序邏輯電路。時序邏輯電路中能夠完成記憶功能的電路叫做觸發器，它是最重要、最基本的時序邏輯電路。觸發器和組合電路可以

36、組成多種時序邏輯單元電路，比如計數器、移位寄存器、隨機存儲器等。本設計使用的觸發器為施密特觸發器，在電子學中，施密特觸發器是包含正反饋的比較器電路。對于標準施密特觸發器，當輸入電壓高于正向閾值電壓，輸出為高；當輸入電壓低于負向閾值電壓，輸出為低；當輸入介于正負向閾值電壓之間，輸出不改變，也就是說輸出由高電平翻轉為低電平，或是由低電平翻轉為高電平。只有當輸入電壓發生足夠的變化時，輸出才會變化，因此將這種元件命名為觸發器。這種雙閾值動作被稱為遲滯現象，表明施密特觸發器有記憶性。從本質上來說，施密特觸發器是一種雙穩態多諧振蕩器。在本設計中的施密特觸發器是通過CMOS電路實現的。如下圖3.4所示： 圖

37、3.4 施密特觸發器這一電路設計的基本設想是M5，M6組成的反相器的開關閾值是由PMOS管和NMOS管之間的導電比率決定的。增加這一比率可以使Vm升高，減小這一比率可以使閾值Vm降低。假設Vin最初等于0，所以Vout也為0。反饋環是PMOS管M4偏置在導通模式，而M3則關斷。輸入信號等效地連接到一個反相器上，該反相器包括兩個并聯的PMOS管（M2和M4）作為上拉網絡，以及一個NMOS管（M1）作為下拉網絡。因此之一反相器的等效晶體管的比率為Km1/(Km2+Km4),提高了開關閾值。反相器一旦切換，反饋環就關斷M4并使NMOS器件M3導通。這一附加的下拉器件加速了翻轉并產生一個斜率很陡的“干

38、凈”的輸出信號。在實現壓控振蕩器電路之前，對其中的施密特模塊進行了瞬態仿真。Hspice網表為：.unprotect.temp 25.options list node post.subckt schmitt in out vcc 0m1 vcc in 1 vcc p18ll l=0.18u w=3.6u m2 1 in 0 0 n18ll l=0.18u w=0.36um3 vcc out 1 vcc p18ll l=0.18u w=1.8um4 1 out 0 0 n18ll l=0.18u w=0.72um5 vcc 1 out vcc p18ll l=0.18u w=1.8um6 ou

39、t 1 0 0 n18ll l=0.18u w=1.8u.endsx1 in out vcc 0 schmittVcc vcc 0 2.5vi in 0 pwl(0 -6 4u 6 8u -6 12u 6 16u -6 20u 6).tran 200p 20u .print tran v(in) v(out).end仿真結果如下圖3.5所示：圖3.5 施密特觸發器仿真結果3.2 壓控振蕩器電路分析針對于鎖相環的壓控振蕩器專用于高頻電路，所以本設計借鑒了基本的566振蕩器，如下圖3.6所示：圖3.6 基本566振蕩器首先，這個基本566振蕩器包含一個電壓電流轉換器。運算放大器的反饋使外部電阻Re

40、xt兩端的電壓保持不變，從而使該電阻的電流為Vcc6Rext有三個相同電阻組成的分壓器，分別在兩個抽頭處產生（1/3）VCC和（2/3）VCC的電壓。兩個比較器通過參照這些分配的電壓來監視外部電容的電壓。當該電壓超過（2/3）VCC時，比較器1將觸發器復位，電流通過開關流向電流鏡，電容放電。當電容兩端電壓低于（1/3）V這個無限循環產生一個三角波，其振幅取決于電源電壓，但是充電電流和放電電流相似，并且它們的影響相互抵消。本文的設計是在基本566觸發器的基礎上進行了改進，同樣使用一個電容器C1，由電流控制充放電。但是使用兩個比較器和一個觸發器對于高頻應用來說就太慢了。所以將其用施密特觸發器來替換

41、，它有更少的原件，因此減少了延時。電路原理圖如下圖3.7所示：圖3.7 包含施密特觸發器的壓控振蕩器有兩個閾值，較低的一個是(1/2)Vdd，通過兩個相等的電阻R5和R6來設置，當達到這個閾值電壓時，M21和M25導通。R4和R5并聯，產生一個更高的閾值(2/3) V這個設計使用的施密特觸發器是經過改進的，決定精度的重要因素是M25。如果達到R4的大部分阻值，有效電阻將會更高，溫度系數也將不同于R5，R6的溫度系數。為了減小這個“開”電阻，可以提高M25柵極寬度。其中有一個單獨的級（M26）來產生軌到軌的擺動，逆變器（M28，M29）使得兩個相位都能被鑒相器檢測到。在充電和放電（M18，M19

42、）過程中，施密特觸發器的軌到軌輸出也能用來轉換電容電流。還有一個電壓電流轉換器（M1-M7），R3作為外部電阻。控制電壓通過電阻分壓器（R1，R2，R7）從Vdd中得到，存在100A的電流。可以在兩個輸入終端之間插入一個大阻值電阻。M1的基極被誤差信號調制。因此，電流改變了大約10A或當C1=2pF，振蕩器的頻率是36Mhz，溫度系數為-3.710-4/。由于延時起到更大的作用，在60MHz（C1=1pF），溫度系數升高到-6.810-4完整電路圖的Hspice仿真網表見附錄A。電路仿真結果如下圖3.8：圖3.8 包含施密特觸發器的壓控振蕩器仿真波形3.3 開發環境 電路圖設計：Microso

43、ft Visio Premium 2010電路網表仿真：Hspui for Windows A-2008.03-SP1版圖設計（DRC、LVS）：Red Hat Enterprise Linux AS release 4 Calibre DESIGNrev第4章版圖設計4.1 版圖設計的基礎4.1.1 版圖的設計規則版圖設計是按已確定的電路以及與之相應的工藝規則將電路元件連接在一起，并用以提供生產的物理設計過程。版圖設計在集成電路設計中具有重要的作用，它是設計從符號表示轉化為產品的最后一步，也是產品能否實現電路功能和性能的關鍵一步。一個好的版圖設計不僅能夠提高設計效率，降低集成電路產品的成本，

44、提高產品成品率，而且還可以提高產品的性能指標。隨著集成電路工藝水平的不斷發展，芯片的特征尺寸越來越小，版圖設計的重要性越來越不能忽視。設計規則是進行集成電路版圖設計時必須遵守的規范，主要包括幾何規則和電學規則。幾何規則是同層次掩膜圖形幾何尺寸（最小尺寸及間距）的限定以及不同層次的掩膜圖形之間的相互制約關系。不同的半導體生產廠家因技術水平、設備條件的差異，其設計規則不盡相同，如：線寬和線間距設計規則、與打孔相關的一些設計規則等。電學規則包括金屬鋁走線通過的最大電流要有一定的限制，如果超過這一限定，金屬容易產生電遷移，長時間工作時金屬會熔斷，造成器件失效；電路所能承受的最大功耗也要有一定的限制。因

45、此，設計負載器件時，要考慮其器件尺寸，使之在安全功耗之下。4.1.2 版圖設計步驟版圖設計一般被分為若干個步驟來進行。（1）劃分：通常整個電路根據功能、被劃分為很多子模塊，這樣做縮小了在版圖設計中處理問題的規模；（2）版圖布局和規劃：為了確定每個子模塊在最終版圖中的相對位置，這也是布線和版圖面積優化的前提；（3）布線：通過金屬和通孔將版圖中各個模塊按照電路進行互連，并進行初步的版圖面積優化；（4）壓縮：在布線完成后，通過工藝庫設計文件要求的各個圖層間最小距離，再一次對版圖進行面積優化；（5）設計規則檢查（DRC）：用于檢查版圖和幾何規則的一致性，如最小寬度、最小間距等進行版圖設計，以確保電路能

46、被選定的加工工藝所實現；（6）電路和版圖的一致性檢查（LVS）：用以檢查版圖上的連接關系是否與電路圖上的一樣，版圖中元器件的數目和各器件的尺寸是否與電路圖中的相同等。版圖設計流程如下圖4.1所示：設計規則設計規則芯片總體版圖設計及其驗證（布局布線）單元版圖設計及驗證電路原理圖版圖的總體規劃電學參數邏輯單元的電路設計后仿真（從版圖提取寄生參數）制版以及流片圖4.1 版圖設計流程圖4.2 壓控振蕩器版圖設計本次版圖設計采用0.35微米的CMOS工藝。在Linux環境中的Calibre工具中進行繪制。4.2.1版圖的分層及連接電路版圖有四種基本分層類型：導體、隔離層、接觸和通孔以及注入層。導體：導體

47、是一些用來導電的層，因為它們能夠傳送信號電壓。擴散層、金屬層、多晶硅層以及阱層都屬于導體層。接觸和通孔：對想同層次或者不同層次之間進行切口，以便通過導體相連接。 注入層：通過注入元素的濃度來規定導體層的性質。版圖中導電層之間的連接一般使用通孔和接觸孔。接觸孔一般有兩種，一種連接金屬一和金屬二，還有一種連接金屬二和金屬三。在使用Calibre軟件進行版圖繪制前首先需要查找0.35微米工藝設計庫中，對各個層次的定義，以及層次編號。4.2.2 版圖設計環境登錄Linux服務器后，從終端中進入工作文件夾，輸入calibredrv命令，打開軟件主界面，創建一個新的版圖，并編輯工藝層信息如下圖4.2所示：

48、圖4.2 版圖設計環境主界面4.2.3 器件及總體版圖MOS器件的版圖由電路中要求的特性和工藝要求的規則共同確定。管子的W/L由電路仿真確定，而L的最小值則由工藝規則確定。本次設計的最小L值為0.35um。 PMOS需要做在N型襯底上，而本工藝使用的是P型襯底，因此需要在有源區上進行阱區注入，形成N阱，PMOS做在N阱里，NMOS管直接做在有源區上。如下圖4.3所示：圖4.3 MOS管版圖在電路設計中，大部分晶體管都很細長。細長的管子不僅寄生電阻和寄生電容大，同時會增加版圖布局布線的難度，通常將晶體管等效拆分以減小寄生效應，同時使版圖布局更緊湊。拆分后的管子源極或者漏極重疊在一起，合并共用的源

49、漏區以使版圖布局更緊湊，進一步減小芯片面積。本設計中使用的PMOS大尺寸管子如圖4.4所示:圖4.4 采用折疊結構的共柵MOS管進行總圖設計時首先要考慮布局布線，布局就是把模塊安置在芯片的適當位置，為版圖設計提供草圖，合理安排組成集成電路的各個功能塊，有效利用芯片面積。相同的管子盡可能的放在一起。布線是將布局安排好的各單元及相應輸入輸出單元根據電路連接關系，在滿足各個要求的條件下，在盡量小的區域內用互聯線完成所有指定的互連。布線要有一定的寬度，同一層布線不能交叉，導線之間的距離要大于一定值，不同層的布線網絡要通過通孔連接，通孔要有一定的大小，在面積允許的情況下，通孔的數量要盡可能多。長距離的布

50、線會引起寄生電容和寄生電阻，因此要盡可能縮短布線的長度。為防止連線之間引起串擾，走線時相互之間的距離不能離得太近。電源線和地線是整個芯片的全局引線，為減少電位變化，電源線和地線要盡可能的布置在同一金屬層上。電源線和地線要流過整個芯片的電容，因此在設計電源線和地線時，布線線條要足夠寬以避免金屬線上電流密度過高發熱造成的斷線。為防止栓鎖效應對電路產生破壞作用，在電路內部采用保護環結構。所有管子均由保護環相隔離，走線時應避免金屬線從管子上走過。設計的版圖中還應加入一定數目的冗余管，這樣在流片過程中如出現要調整的參數時只需要做很小的變動，節省設計時間和成本。本次設計的總體版圖如圖4.5所示：圖4.5

51、壓控振蕩器整體版圖大連東軟信息學院畢業設計（論文）第5章版圖驗證5.1版圖驗證概述版圖驗證工作是版圖設計中必不可少的重要環節。主要包括設計規則檢查（DCR）、電學規則檢查（ERC）和電路和版圖之間一致性檢查（LVS）。版圖文件命令文件版圖運算DRC網表提取版圖文件命令文件版圖運算DRC網表提取SPICE網表結果圖形顯示電路原理LVSSPICE網表圖5.1 IC后端工作流程設計規則檢查用于檢查版圖和幾何設計的一致性，主要是檢查是否按照芯片制造廠提供的設計規則，如最小寬度、最小間距等進行版圖設計，以確保電路能被選定的加工工藝所實現。它包括：檢查版圖上各層的線寬和線間距以及不同層的間距；檢查某層幾何

52、圖形尺寸和面積；對不同層進行“或”、“與”、“與非”等運算，產生新層，檢查新層的尺寸；檢查相關層套刻尺寸。電學規則檢查是檢查所設計的版圖中與電學性質相關的一些不規則連接，如地線與和電源直接相連，晶體管漏、柵、源開路等不規則的連接關系。 版圖與電路原理圖通過電路和版圖一致性檢查進行對比，對版圖中器件及其連接關系以門級網表的形式進行提取，并把原設計的電路圖中提取的網表與其進行對比，檢查是否一致。主要是檢查版圖上的連接關系是否與電路圖上的一樣，版圖中元器件的數目和各器件的尺寸是否與電路圖中的相同等。5.2版圖DRC驗證版圖的DRC驗證是為了檢查所畫的版圖是否符合廠家提供的工藝規則。主要是同層次掩膜圖

53、形幾何尺寸的限定以及不同層的掩膜圖形的相互制約關系。如：線寬和線間距設計規則、與打孔有關的設計規則。此次版圖設計，在做DRC檢查時，先對電路版圖中的一些小單元做了DRC驗證。在畫整個版圖的過程中盡量畫一部分做一次DRC檢查，以便及時發現問題。避免最后做驗證時錯誤不好找。壓控振蕩器電路版圖DRC驗證結果如圖5.2所示：圖5.2 版圖DRC驗證結果DRC驗證結果錯誤為0，表示所設計的版圖符合廠家提供的設計規則。5.3 版圖LVS驗證版圖的LVS驗證主要是檢查完成的版圖是否與設計的邏輯圖相一致。本次驗證使用Cadence中的Diva驗證工具，首先對完成的版圖進行Extractor提取，Extract

54、or提取主要是把版圖中的各個器件及參數提取出來。在電路圖中補上冗余管，將提取出來的器件與原設計的電路網表進行比較，檢查其一致性。結果如圖5.3所示：圖5.3 版圖LVS驗證結果大連東軟信息學院畢業設計（論文）第6章結論本設計的目標是在SMIC 0.35微米的CMOS工藝下設計一款基本滿足射頻及無線通信系統的1.8GHz的壓控振蕩器。本文從振蕩器的基本原理入手，由淺至深論述了設計壓控振蕩器所涉及到的實現形式、工作原理以及降低相位噪聲的設計策略。在所設計的壓控振蕩器電路的性能、結構方面，首先通過計算分析理想壓控振蕩器輸出頻率和控制電壓之間的關系。在將設計好的電路圖通過Hspice網表的形式進行瞬態

55、分析和直流分析。在壓控振蕩器電路中包含了一個施密特觸發器，本文也對該電路單獨進行了詳細分析，但考慮到全部使用MOS管設計施密特觸發器會增加后期版圖的設計難度，所以在實際的壓控振蕩器電路中，為了提高有效電阻，將原設計中六個MOS管組成的施密特觸發器由兩個MOS管和三個電阻組成的施密特觸發器替代。因為本文的重點的是對壓控振蕩器電路版圖的設計，所以其中的29個MOS管長寬比都是通過Hspice前仿真確定的，后端版圖設計使用的是Calibre的DESIGNrev。本設計中使用到的電阻的版圖，采用了擴散電阻的設計方法。結合Calibre工具中SMIC的工藝手冊所給的參數，按照N摻雜電阻的設計要求進行繪制

56、的。因為擴散電阻是在襯底上進行擴散得到，受到版圖設計工藝的限制，擴散邊界不容易控制，因此整個壓控振蕩器版圖中使用的七個電阻的阻值精度還有待提高。在版圖布局布線的過程中，各個層次、連線之間的距離并沒有使用最小間距。對整體面積的優化考慮的還有待提高。最后再通過相關的工藝庫文件，完成了對版圖進行DRC和LVS的驗證。通過本次設計，也知道了一些學習的方法。首先一定要明白設計的電路原理。在這個過程中一定要多查資料多聽取老師同學的意見。對所選的題目也大概有了一些了解，下一步就是在這樣一個基礎上，綜合已有的資料來更透徹的分析題目。在設計的過程中查資料很重要，可以為以后的工作儲備知識。同時也培養了學習的能力，

57、要多看書，多學習，遇到問題的時候要懂得如何在最短的時間里找到解決的辦法。壓控振蕩器廣泛應用于各種集成電路中，其精度和穩定性直接影響著整個系統的性能，本文中設計的壓控振蕩器還有很多涉及到精度和穩定性方面的不足之處需要改進。大連東軟信息學院畢業設計（論文）參考文獻1 Camenzind H著，白煜，李鏘譯模擬集成電路設計的藝術M，人民郵電出版社，20102 Clein D著，鄧紅輝等譯CMOS集成電路版圖概念、方法與工具M，電子工業出版社，20063 魏延存，陳瑩梅，胡正飛等模擬CMOS集成電路設計M，清華大學出版社，20104 徐進基于0.25 m工藝的1.8GHz的CMOS壓控振蕩器的研究與設計D，蘇州大學，20095 徐仁伯低壓CMOS壓控振蕩器設計J，硅谷，2008，（12）：30-316 張濤，鄒雪城，劉力低噪聲CMOS環型壓控振蕩器的設計J，微電子學與計算機，2004，21（7）：164-1677 Alfonso GLDO模擬集成電路設計M，科學出版社，20128 何樂年，王憶模擬集成電路設計與仿真M，科學出版社，20089 劉清波0.