1、 電子設計自動化化技術20世紀末，電電子設計技術術獲得了飛速速的發展，在在其推動下，現現代電子產品品幾乎滲透到到社會的各個個領域，有力力地推動了社社會生產力的的發展和社會會信息化程度度的提高，同同時也使現代代電子產品性性能進一步提提高，產品更更新換代的節節奏也變得越越來越快。微電子技術的進進步表現在大大規模集成電電路加工技術術即半導體工工藝技術的發發展上，使得得表征半導體體工藝水平的的線寬已經達達到了90nnm，并還在在不斷地縮小小，在硅片單單位面積上，集集成了更多的的晶體管。集集成電路設計計正在不斷地地向超大規模模、極低功耗耗和超高速的的方向發展；專用集成電電路ASICC（Appliccat

2、ionn Speccific Integgratedd Circcuit）的的設計成本不不斷降低，在在功能上，現現代的集成電電路已能夠實實現單片電子子系統SOCC（Systeem On a Chiip）。現代電子設計技技術的核心已已日趨轉向基基于計算機的的電子設計自自動化技術，即即EDA（Electtronicc Desiign Auutomattion）技技術。EDAA技術就是依依賴功能強大大的計算機，在在EDA工具軟軟件平臺上，對對以硬件描述述語言HDLL（Hardwware DDescriiptionn Langguage）為為系統邏輯描描述手段完成成的設計文件件，自動地完完成邏輯編譯譯

3、、邏輯化簡簡、邏輯分割割、邏輯綜合合、結構綜合合（布局布線線），以及邏邏輯優化和仿仿真測試，直直至實現既定定的電子線路路系統功能。EDA技術使得設計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統硬件功能的實現，這是電子設計技術的一個巨大進步。另一方面，在現現代高新電子子產品的設計計和生產中，微微電子技術和和現代電子設設計技術是相相互促進、相相互推動又相相互制約的兩兩個環節；前前者代表了物物理層在廣度度和深度上硬硬件電路實現現的發展，后后者則反映了了現代先進的的電子理論、電電子技術、仿仿真技術、設設計工藝和設設計技術與最最新的計算機機軟件技術有有機的融合和和升華。因此此

4、，嚴格地說說，EDA技術應應該是這二者者的結合，是是這兩個技術術領域共同孕孕育的奇葩。EDA技術在硬硬件實現方面面融合了大規規模集成電路路制造技術，IC版圖設計技術、ASIC測試和封裝技術、FPGA/CPLD編程下載技術、自動測試技術等；在計算機輔助工程方面融合了計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）、計算機輔助工程（CAE）技術以及多種計算機語言的設計概念；而在現代電子學方面則容納了更多的內容，如電子線路設計理論、數字信號處理技術、數字系統建模和優化技術及長線技術理論等。因此EDA技術為現代電子理論和設計的表達與實現提供了可能性。在現代技術的所所有領域中

5、，縱縱觀許多得以以飛速發展的的科學技術，多多為計算機輔輔助設計，而而非自動化設設計。顯然，最最早進入設計計自動化的技技術領域之一一是電子技術術，這就是為為什么電子技技術始終處于于所有科學技技術發展最前前列的原因之之一。不難理理解，EDAA技術已不是是某一學科的的分支，或某某種新的技能能技術，而應應該是一門綜綜合性學科。它它融合多學科科于一體，又又滲透于各學學科之中，打打破了軟件和和硬件間的壁壁壘，使計算算機的軟件技技術與硬件實實現、設計效效率和產品性性能合二為一一，它代表了了電子設計技技術和應用技技術的發展方方向。正因為EDA技技術豐富的內內容以及與電電子技術各學學科領域的相相關性，其發發展的

6、歷程同同大規模集成成電路設計技技術、計算機機輔助工程、可可編程邏輯器器件，以及電電子設計技術術和工藝的發發展是同步的的。就過去近近30年的電子子技術的發展展歷程，可大大致將EDAA技術的發展展分為三個階階段。20世紀70年年代，在集成成電路制作方方面，MOSS工藝已得到到廣泛的應用用。可編程邏邏輯技術及其其器件已經問問世，計算機機作為一種運運算工具已在在科研領域得得到廣泛應用用。而在后期期，CAD的概念念已見雛形，這這一階段人們們開始利用計計算機取代手手工勞動，輔輔助進行集成成電路版圖編編輯、PCBB布局布線等等工作。20世紀80年年代，集成電電路設計進入入了CMOSS（互補場效效應管）時代代

7、。復雜可編編程邏輯器件件已進入商業業應用，相應應的輔助設計計軟件也已投投入使用；而而在80年代末，出出現了FPGGA（Fieldd Proggrammaable GGate AArray），CAE和CAD技術的的應用更為廣廣泛，它們在在PCB設計方方面的原理圖圖輸入、自動動布局布線及及PCB分析，以以及邏輯設計計、邏輯仿真真、布爾方程程綜合和化簡簡等方面擔任任了重要的角角色。特別是是各種硬件描描述語言的出出現、應用和和標準化方面面的重大進步步，為電子設設計自動化必必須解決的電電路建模、標標準文檔及仿仿真測試奠定定了基礎。進入20世紀990年代，隨隨著硬件描述述語言的標準準化得到進一一步的確立，

8、計計算機輔助工工程、輔助分分析和輔助設設計在電子技技術領域獲得得更加廣泛的的應用，與此此同時，電子子技術在通信信、計算機及及家電產品生生產中的市場場需求和技術術需求，也極極大地推動了了全新的電子子設計自動化化技術的應用用和發展。特特別是集成電電路設計工藝藝步入了超深深亞微米階段段，百萬門以以上的大規模模可編程邏輯輯器件的陸續續面世，以及及基于計算機機技術的面向向用戶的低成成本大規模AASIC設計計技術的應用用，促進了EEDA技術的的形成。更為為重要的是各各EDA公司致致力于推出兼兼容各種硬件件實現方案和和支持標準硬硬件描述語言言的EDA工具軟軟件的研究，都都有效地將EEDA技術推推向成熟和實實

9、用。EDA技術在進進入21世紀后，得得到了更大的的發展，突出出表現在以下下幾個方面。在FPGA上實實現DSP（數字字信號處理）應應用成為可能能，用純數字字邏輯進行DDSP模塊的的設計，使得得高速DSPP實現成為現現實，并有力力地推動了軟軟件無線電技技術的實用化化和發展。基基于FPGAA的DSP技術，為為高速數字信信號處理算法法提供了實現現途徑。嵌入式處理器軟軟核的成熟，使使得SOPCC（Systeem On a Proogrammmable Chip）步步入大規模應應用階段，在在一片FPGGA中實現一一個完備的數數字處理系統統成為可能。使電子設計成果果以自主知識識產權的方式式得以明確表表達和確

10、認成成為可能。在仿真和設計兩兩方面支持標標準硬件描述述語言且功能能強大的EDDA軟件不斷斷推出。電子技術領域全全方位融入EEDA技術，除除了日益成熟熟的數字技術術外，傳統的的電路系統設設計建模理念念發生了重大大的變化：軟軟件無線電技技術的崛起，模模擬電路系統統硬件描述語語言的表達和和設計的標準準化，系統可可編程模擬器器件的出現，數數字信號處理理和圖像處理理的全硬件實實現方案的普普遍接受，軟軟硬件技術的的進一步融合合等。EDA使得電子子領域各學科科的界限更加加模糊，更加加互為包容：模擬與數字字、軟件與硬硬件、系統與與器件、ASSIC與FPGA、行行為與結構等等。更大規模的FPPGA和CPLD器件

11、件的不斷推出出。基于EDA的用用于ASICC設計的標準準單元已涵蓋蓋大規模電子子系統及復雜雜IP核模塊。軟硬IP（Inntelleectuall Propperty）核核在電子行業業的產業領域域廣泛應用。SOC高效低成成本設計技術術的成熟。系統級、行為驗驗證級硬件描描述語言出現現（如Sysstem CC），使復雜雜電子系統的的設計和驗證證趨于簡單。1.2 電子子設計自動化化應用對象一般地說，利用用EDA技術進進行電子系統統設計，最后后實現的目標標是以下3種。全定制或半定制制ASIC。FPGA/CPPLD（或稱稱可編程ASSIC）開發發應用。PCB（印制電電路板）。實現目標的前面面兩項可以歸歸結

12、為專用集集成電路ASSIC的設計計和實現（如如圖1-1所示），ASSIC是最終終的物理平臺臺，集中容納納了用戶通過過EDA技術將將電子應用系系統的既定功功能和技術指指標具體實現現的硬件實體體。一般而言言，專用集成成電路就是具具有專門用途途和特定功能能的獨立集成成電路器件，根根據這個定義義，作為EDDA技術最終終實現目標的的ASIC，可可以通過3種途徑來完完成，這可以以通過圖1-1來說明。圖1-1 EEDA技術實實現目標圖1-1中所標標的另外一個個EDA技術實實現目標PCCB，指的是是印制電路板板的布局布線線設計及驗證證分析，由于于不涉及芯片片層面上的設設計，故不擬擬展開。下面主要介紹FFPGA

13、/CCPLD與ASIC。1超大規模可可編程邏輯器器件FPGA（Fiield PPrograammablle Gatte Arrray）和CPLDD（Compllex Prrogrammmablee Logiic Devvice）是是實現這一途途徑的主流器器件，它們的的特點是直接接面向用戶，具具有極大的靈靈活性和通用用性，使用方方便，硬件測測試和實現快快捷，開發效效率高，成本本低，上市時時間短，技術術維護簡單，工工作可靠性好好等。FPGGA和CPLD的應應用是EDAA技術有機融融合軟硬件電電子設計技術術以及對自動動化設計與自自動化實現最最典型的詮釋釋。由于FPPGA和CPLD的開開發工具、開開發

14、流程和使使用方法與AASIC有類類似之處，因因此這類器件件通常也被稱稱為可編程專專用IC，或可編編程ASICC。2半定制或全全定制ASIIC根據實現的工藝藝，基于EDDA設計技術術的半定制或或全定制ASSIC可統稱稱為掩膜（MMASK）ASIC，或或直接稱ASSIC。ASIC大致分分為門陣列AASIC、標標準單元ASSIC和全定定制ASICC。門陣列ASICC門陣列芯片包括括預定制相連連的PMOSS和NMOS晶體體管行。設計計中，用戶可可以借助EDDA工具將原原理圖或硬件件描述語言模模型映像為相相應門陣列晶晶體管配置，創創建一個指定定金屬互連路路徑文件，從從而完成門陣陣列ASICC開發。由于于

15、有掩膜的創創建過程，門門陣列有時也也稱掩膜可編編程門陣列（MPGA）。但是 MPGA與FPGA完全不同，它不是用戶可編程的，也不屬于可編程邏輯范疇，而是實際的ASIC。MPGA出現在FPGA之前，FPGA技術則源自MPGA。現在，Altera的HardCopy、HardCopy II技術可以提供一種把FPGA的設計轉化為結構化ASIC的途徑。標準單元ASIIC目前大部分ASSIC是使用用庫中的不同同大小的標準準單元設計的的，這類芯片片一般稱作基基于單元的集集成電路（CCell-bbased Integgratedd Circcuits，CBIC）。在在設計者一級級，庫包括不不同復雜性的的邏輯組

16、件：SSI邏輯塊塊、MSI邏輯塊塊、數據通道道模塊、存儲儲器、IP，以及系系統級模塊。庫庫包含每個邏邏輯單元在硅硅片級的完整整布局，使用用者只需利用用EDA軟件工工具與邏輯塊塊描述打交道道即可，完全全不必關心電電路布局的細細節。標準單單元布局中，所所有擴散、接接觸點、過孔孔、多晶信道道及金屬信道道都已完全確確定。當該單單元用于設計計時，通過EEDA軟件產產生的網表文文件將單元布布局塊“粘貼”到芯片布局局之上的單元元行上。標準準單元ASIIC設計與FPGGA設計開發發的流程相近近。全定制芯片全定制芯片中，在在針對特定工工藝建立的設設計規則下，設設計者對于電電路的設計有有完全的控制制權，如線的的間

17、隔和晶體體管大小的確確定。該領域域的一個例外外是混合信號號設計，使用用通信電路的的ASIC可以以定制設計其其模擬部分。3混合ASIIC混合ASIC（不不是指數模混混合ASICC）主要指既既具有面向用用戶的FPGGA可編程功功能和邏輯資資源，同時也也含有可方便便調用和配置置的硬件標準準單元模塊，如如CPU、RAM、ROM、硬件件加法器、乘乘法器、鎖相相環等。Xiilinx、Atmell和Alterra公司已經經推出了這方方面的器件，如如Virteex-4系列列、Excaaliburr（含ARM核）和和Strattix III系列等。混混合ASICC為SOC和SOPC（Systeem On a P

18、roogrammmable Chip）的的設計實現成成為便捷的途途徑。1.3 硬件件描述語言硬件描述語言HHDL是EDA技術的的重要組成部部分，常見的的HDL主要有有VHDL、Verillog HDDL、ABEL、AHDL、SysteemVeriilog和SysteemC。其中VHDL、Verillog在現在在EDA設計中中使用最多，也也擁有幾乎所所有的主流EEDA工具的的支持。而SSystemmVerillog和SysteemC這兩種種HDL語言還還處于完善過過程中。VHHDL是作為為電子設計主主流硬件的描描述語言之一一，本書將重重點介紹它的的編程方法和和使用技術。1.3.1 硬件描述語語言

19、VHDLLVHDL的英文文全名是VHHSIC（Very High Speedd Inteegrateed CirrcuitHHardwaare Deescripption Languuage），于于1983年由由美國國防部部（DOD）發起起創建，由IIEEE（The Innstituute off Elecctricaal andd Elecctroniics Enngineeers）進一一步發展，并并在19877年作為“IEEE標準準1076”發布。從此此，VHDLL成為硬件描描述語言的業業界標準之一一。自IEEEE公布了VHDDL的標準版版本（IEEEE Stdd 10766）之后，各各E

20、DA公司相相繼推出了自自己的VHDDL設計環境境，或宣布自自己的設計工工具支持VHHDL。此后后VHDL在電電子設計領域域得到了廣泛泛應用，并逐逐步取代了原原有的非標準準硬件描述語語言。VHDL作為一一個規范語言言和建模語言言，隨著它的的標準化，出出現了一些支支持該語言的的行為仿真器器。由于創建建VHDL的最最初目標是用用于標準文檔檔的建立和電電路功能模擬擬，其基本想想法是在高層層次上描述系系統和組件的的行為。但到到了20世紀90年代初，人人們發現，VVHDL不僅僅可以作為系系統模擬的建建模工具，而而且可以作為為電路系統的的設計工具；可以利用軟軟件工具將VVHDL源碼碼自動地轉化化為文本方式式

21、表達的基本本邏輯組件連連接圖，即網網表文件。這這種方法顯然然對于電路自自動設計是一一個極大的推推進。很快，電電子設計領域域出現了第一一個軟件設計計工具，即VVHDL邏輯輯綜合器，它它可以標準地地將VHDLL的部分語句句描述轉化為為具體電路實實現的網表文文件。1993年，IIEEE對VHDL進行行了修訂，從從更高的抽象象層次和系統統描述能力上上擴展了VHHDL的內容容，公布了新新版本的VHHDL，即IEEEE標準的10776-19993版本。現現在，VHDDL和Verillog作為IEEEE的工業標準準硬件描述語語言，得到眾眾多EDA公司的的支持，在電電子工程領域域，已成為事事實上的通用用硬件描

22、述語語言。現在公公布的最新VVHDL標準準版本是IEEEE 10076-20002。VHDL語言具具有很強的電電路描述和建建模能力，能能從多個層次次對數字系統統進行建模和和描述，從而而大大簡化了了硬件設計任任務，提高了了設計效率和和可靠性。VHDL具有與與具體硬件電電路無關和與與設計平臺無無關的特性，并并且具有良好好的電路行為為描述和系統統描述的能力力，并在語言言易讀性和層層次化結構化化設計方面，表表現了強大的的生命力和應應用潛力。因因此，VHDDL在支持各各種模式的設設計方法、自自頂向下與自自底向上或混混合方法方面面，在面對當當今許多電子子產品生命周周期的縮短，需需要多次重新新設計以融入入最

23、新技術，改改變工藝等方方面都表現了了良好的適應應性。用VHHDL進行電電子系統設計計的一個很大大的優點是設設計者可以專專心致力于其其功能的實現現，而不需要要對不影響功功能的與工藝藝有關的因素素花費過多的的時間和精力力。1.3.2 硬件描述語語言的綜合綜合（Syntthesiss），就其字字面含義應該該為：把抽象象的實體結合合成單個或統統一的實體。因因此，綜合就就是把某些東東西結合到一一起，把設計計抽象層次中中的一種表述述轉化成另一一種表述的過過程。對于電電子設計領域域的綜合概念念可以表示為為：將用行為為和功能層次次表達的電子子系統轉換為為低層次的便便于具體實現現的模塊組合合裝配而成的的過程。事

24、實上，設計過過程中的每一一步都可稱為為一個綜合環環節。設計過過程通常從高高層次的行為為描述開始，以以最低層的結結構描述結束束，每個綜合合步驟都是上上一層次的轉轉換。從自然語言表述述轉換到VHHDL語言算算法表述，是是自然語言綜綜合。從算法表述轉換換到寄存器傳傳輸級（Reegisteer Traansferr Leveel，RTL）表述述，即從行為為域到結構域域的綜合，是是行為綜合。從RTL級表述述轉換到邏輯輯門（包括觸觸發器）的表表述，即邏輯輯綜合。從邏輯門表述轉轉換到版圖表表述（ASIIC設計），或或轉換到FPPGA的配置置網表文件，可可稱為版圖綜綜合或結構綜綜合。有了版圖信息就就可以把芯片

25、片生產出來了了。有了對應應的配置文件件，就可以使使對應的FPPGA變成具具有專門功能能的電路器件件。顯然，綜綜合器就是能能夠自動將一一種設計表示示形式向另一一種設計表示示形式轉換的的計算機程序序，或協助進進行手工轉換換的程序。它它可以將高層層次的表述轉轉化為低層次次的表述，可可以從行為域域轉化為結構構域，可以將將高一級抽象象的電路表述述（如算法級級）轉化為低低一級的表述述（如門級），并并可以用某種種特定的硬件件技術實現（如如CMOS）。對設計者而言，在在高抽象層次次進行系統設設計，再利用用綜合工具將將設計轉化為為低層次的表表示，與直接接在低抽象層層次來設計系系統的情況相相比，類似于于一個程序員

26、員用高級語言言編程并用編編譯器將程序序編譯成機器器代碼和直接接用機器代碼碼進行編程時時的情況。前前一種情況在在于設計者可可以將精力主主要集中于系系統級問題上上，而由于不不必關心低級級層次的設計計所面臨的細細節問題，在在高抽象層次次上進行設計計和編程將花花費較少的時時間和精力，并并且減少錯誤誤的發生。另一方面，盡管管（如圖1-2所示）從從表面上看，VHDL等硬件描述語言綜合器和軟件程序編譯器都不過是一種“翻譯器”，它們都能將高層次的設計表達轉化為低層次的表達，但它們卻具有許多本質的區別。編譯器將軟件程程序翻譯成基基于某種特定定CPU的機器器代碼，這種種代碼僅限于于這種CPUU而不能移植植，并且機

27、器器代碼不代表表硬件結構，更更不能改變CCPU的硬件件結構，只能能被動地為其其特定的硬件件電路結構所所利用。如果果脫離了已有有的硬件環境境（CPU），機機器代碼將失失去意義。此此外，編譯器器作為一種軟軟件的運行，除除了某種單一一目標器件，即即CPU的硬件件結構外，不不需要任何與與硬件相關的的器件庫和工工藝庫參與編編譯。因而，編編譯器的工作作單純得多，編編譯過程基本本屬于一種一一一對應式的的“翻譯”行為。綜合器則不同，同同樣是類似的的軟件代碼（如如VHDL程序序），綜合器器轉化的目標標是底層的電電路結構網表表文件，這種種滿足原設計計程序功能描描述的電路結結構不依賴于于任何特定硬硬件環境，因因此可

28、以獨立立地存在，并并能輕易地被被移植到任何何通用硬件環環境中，如AASIC、FPGA等。換換言之，電路路網表代表了了特定的硬件件結構，因此此具備了隨時時改變硬件結結構的依據。綜綜合的結果具具有相對獨立立性。另一方方面，綜合器器在將硬件描描述語言表達達的電路功能能轉化成具體體的電路結構構網表過程中中，具有明顯顯的能動性和和創造性，它它不是機械的的一一對應式式的“翻譯”，而是根據據設計庫、工工藝庫以及預預先設置的各各類約束條件件，選擇最優優的方式完成成電路結構的的形成。這就就是說，對于于相同的VHHDL表述，綜綜合器可以用用不同的電路路結構實現相相同的功能。如圖1-3所示示，與編譯器器相比，綜合合

29、器具有更復復雜的工作環環境，綜合器器在接受VHHDL程序并并準備對其綜綜合前，必須須獲得最終實實現設計電路路硬件特征相相關的工藝庫庫的信息，以以及獲得優化化綜合的諸多多約束條件。一一般地，約束束條件可以分分為3種，即設計計規則、時間間約束、面積積約束。通常常，時間約束束的優先級高高于面積約束束。設計優化化要求，當綜綜合器把VHHDL源碼翻翻譯成通用原原理圖時，將將識別狀態機機、加法器、乘乘法器、多路路選擇器和寄寄存器等。這這些運算功能能根據VHDDL源碼中的的符號，如加加減乘除。每每種運算都可可用多種方法法實現，如加加法可實現方方案有多種，有有的面積小，速速度慢；有的的速度快，面面積大。VHH

30、DL行為描描述強調的是是電路的行為為和功能，而而不是電路如如何實現。選選擇電路的實實現方案正是是綜合器的任任務。綜合器器選擇一種能能充分滿足各各項約束條件件且成本最低低的實現方案案。現在的許許多綜合器還還允許設計者者指定在做映映像優化時綜綜合器應付出出多大“努力”；“努力”一般可分為為低、中、高高三檔。圖1-2 編編譯器和綜合合功能比較 圖1-3 VHDL綜綜合器運行流流程需要注意的是，VHDL（和Verilog）方面的IEEE標準主要指的是文檔的表述、行為建模及其仿真，至于在電子線路的設計方面，VHDL（和Verilog）并沒有得到全面的支持和標準化。這就是說，VHDL綜合器并不能支持標準V

31、HDL的全集（全部語句程序），而只能支持其子集，即部分語句，并且不同的VHDL綜合器所支持的VHDL子集也不完全相同。這樣一來，對于相同VHDL源代碼，不同的VHDL綜合器可能綜合出在結構和功能上并不完全相同的電路系統。對此，設計者應給予充分的注意。因此，對于不同同的綜合結果果，不應對綜綜合器的特性性貿然作出評評價，同時在在設計過程中中，必須盡可可能全面了解解所使用的綜綜合工具的基基本特性。1.3.3 自頂向下設設計方法傳統的電子設計計流程通常是是自底向上的的，即首先確確定構成系統統的最底層的的電路模塊或或組件的結構構和功能，然然后根據主系系統的功能要要求，將它們們組合成更大大的功能塊，使使它

32、們的結構構和功能滿足足高層系統的的要求。以此此流程，逐步步向上遞推，直直至完成整個個目標系統的的設計。例如如，對于一般般電子系統的的設計，使用用自底向上的的設計方法，必必須首先決定定使用的器件件類別和規格格，如74系列的器器件、某種RRAM和ROM、某類類CPU或單片片機以及某些些專用功能芯芯片等；然后后是構成多個個功能模塊，如如數據采集控控制模塊、信信號處理模塊塊、數據交換換和接口模塊塊等，直至最最后利用它們們完成整個系系統的設計。對于ASIC設設計，則是根根據系統的功功能要求，首首先從繪制硅硅片版圖開始始，逐級向上上完成版圖級級、門級、RRTL級、行行為級、功能能級，直至系系統級的設計計。

33、在這個過過程中，任何何一級發生問問題，通常都都不得不返工工重來。自底向上的設計計方法的特點點是必須首先先關注并致力力于解決系統統最底層硬件件的可獲得性性，以及它們們的功能特性性方面的諸多多細節問題；在整個逐級級設計和測試試過程中，始始終必須顧及及具體目標器器件的技術細細節。在這個個設計過程中中的任一時刻刻，最底層目目標器件的更更換，或某些些技術參數不不滿足總體要要求，或缺貨貨，或由于市市場競爭的變變化，臨時提提出降低系統統成本，提高高運行速度等等不可預測的的外部因素，都都將可能使前前面的工作前前功盡棄。由此可見，在某某些情況下，自自底向上的設設計方法是一一種低效、低低可靠性、費費時費力，且且成

34、本高昂的的設計方法。在電子設計領域域，自頂向下下設計方法只只有在EDAA技術得到快快速發展和成成熟應用的今今天才成為可可能。自頂向向下設計方法法的有效應用用必須基于功功能強大的EEDA工具、具具備集系統描描述、行為描描述和結構描描述功能為一一體的VHDDL硬件描述述語言，以及及先進的ASSIC制造工工藝和FPGGA開發技術術。當今，自自頂向下的設設計方法已經經是EDA技術的的首選設計方方法，是ASSIC或FPGA開發發的主要設計計手段。在EDA技術應應用中，自頂頂向下的設計計方法就是在在整個設計流流程中各設計計環節逐步求求精的過程。一一個項目的設設計過程包括括從自然語言言說明到VHHDL的系統

35、統行為描述、系系統的分解、RTL模型的建立、門級模型產生，到最終的可以物理布線實現的底層電路，就是從高抽象級別到低抽象級別的整個設計周期。后端設計還必須包括涉及硬件的物理結構實現方法和測試（仍然利用計算機完成）。應用VHDL進進行自頂向下下的設計，就就是使用VHHDL模型在在所有綜合級級別上對硬件件設計進行說說明、建模和和仿真測試。主主系統及子系系統最初的功功能要求在VVHDL里體體現為可以被被VHDL仿真真程序驗證的的可執行程序序。由于綜合合工具可以將將高級別的模模型轉化為門門級模型，所所以整個設計計過程基本是是由計算機自自動完成的。人人為介入的方方式主要是根根據仿真的結結果和優化的的指標來

36、控制制邏輯綜合的的方式和指向向。因此，在在設計周期中中，要根據仿仿真的結果進進行優化和升升級，以及對對模型及時的的修改，以改改進系統或子子系統的功能能，更正設計計錯誤，提高高目標系統的的工作速度，減減小面積耗用用，降低功耗耗和成本等。或或者啟用新技技術器件或新新的IP核。在這這些過程中，由由于設計的下下一步是基于于當前的設計計，即使發現現問題或作新新的修改而需需從頭開始設設計，也不妨妨礙整體的設設計效率。此此外，VHDDL優秀的可可移植性、EEDA平臺的的通用性以及及與具體硬件件結構的無關關性，使得前前期的設計可可以容易地應應用于新的設設計項目，則則項目設計的的周期可以顯顯著縮短。因因此，ED

37、AA設計方法里里十分強調將將前一個VHHDL模型重重用的方法。此此外隨著設計計層次的降低低，在低級別別上使用高級級別的測試包包來測試模型型也很重要并并有效。自頂而下的設計計方法能使系系統被分解為為各個模塊的的集合之后，可可以對設計的的每個獨立模模塊指派不同同的工作小組組。這些小組組可以工作在在不同地點，甚甚至可以分屬屬不同的單位位，最后將不不同的模塊集集成為最終的的系統模型，并并對其進行綜綜合測試和評評估。1.3.4 EDA技術術設計流程圖1-4給出了了自頂向下設設計流程的框框圖說明，它它包括以下設設計階段：（1）提出設計計說明書，即即用自然語言言表達系統項項目的功能特特點和技術參參數等。（2

38、）建立VHHDL行為模模型，這一步步是將設計說說明書轉化為為VHDL行為為模型。在這這一項目的表表達中，可以以使用滿足IIEEE標準準的VHDLL的所有語句句而不必考慮慮可綜合性。這這一建模行為為的目標是通通過VHDLL仿真器對整整個系統進行行系統行為仿仿真和性能評評估。在行為為模型的建立立過程中，如如果最終的系系統中包括目目標ASICC或FPGA以外外的電路器件件，如RAMM、ROM、接口口器件或某種種單片機，也也同樣能建立立一個完整統統一的系統行行為模型而進進行整體仿真真。這是因為為可以根據這這些外部器件件的功能特性性設計出VHHDL的仿真真模型，然后后將它們并入入主系統的VVHDL模型型

39、中。事實上上，現在有許許多公司可提提供各類流行行器件的VHHDL模型，如如8051單片片機模型、PPIC16CC5X模型、803386模型等等。利用這些些模型可以將將整個電路系系統組裝起來來。有的VHHDL模型既既可用來仿真真，也可作為為實際電路的的一部分。例例如，現有的的PCI總線模模型大多是既既可仿真又可可綜合的。（3）VHDLL行為仿真。這這一階段可以以利用VHDDL仿真器（如如ModellSim）對對頂層系統的的行為模型進進行仿真測試試，檢查模擬擬結果，繼而而進行修改和和完善。這一一過程與最終終實現的硬件件沒有任何關關系，也不考考慮硬件實現現中的技術細細節，測試結結果主要是對對系統純功

40、能能行為的考察察，其中許多多VHDL的語語句表達主要要為了方便了了解系統在各各種條件下的的功能特性，而而不可能用真真實的硬件來來實現。（4）VHDLL-RTL級級建模。如上上所述，VHHDL只有部部分語句集合合可用于硬件件功能行為的的建模，因此此在這一階段段，必須將VVHDL的行行為模型表達達為VHDLL行為代碼（或或稱VHDLL-RTL級級模型）。這這里應該注意意的是，VHHDL行為代代碼是用VHHDL中可綜綜合子集中的的語句完成的的，即可以最最終實現目標標器件的描述述。因為利用用VHDL的可可綜合的語句句同樣可以對對電路方便地地進行行為描描述，而目前前許多主流的的VHDL綜合合器都能將其其

41、綜合成RTTL級，乃至至門級模型。從從第3步到第4步，人工介介入的內容比比較多，設計計者需要給予予更多的關注注。（5）前端功能能仿真。在這這一階段對VVHDL-RRTL級模型型進行仿真，稱稱為功能仿真真。盡管VHHDL-RTTL級模型是是可綜合的，但但對它的功能能仿真仍然與與硬件無關，仿仿真結果表達達的是可綜合合模型的邏輯輯功能。（6）邏輯綜合合。使用邏輯輯綜合工具將將VHDL行為為級描述轉化化為結構化的的門級電路。在在ASIC設計計中，門級電電路可以由AASIC庫中中的基本單元元組成。（7）測試向量量生成。這一一階段主要是是針對ASIIC設計的。FPPGA設計的的時序測試文文件主要產生生于適

42、配器。對對ASIC的測測試向量文件件是綜合器結結合含有版圖圖硬件特性的的工藝庫后產產生的，用于于對ASICC的功能測試試。（8）功能仿真真。利用獲得得的測試向量量對ASICC的設計系統統和子系統的的功能進行仿仿真。（9）結構綜合合。主要將綜綜合產生的表表達邏輯連接接關系的網表表文件，結合合具體的目標標硬件環境進進行標準單元元調用、布局局、布線和滿滿足約束條件件的結構優化化配置，即結結構綜合。（10）門級時時序仿真。在在這一級中將將使用門級仿仿真器或仍然然使用VHDDL仿真器（因因為結構綜合合后能同步生生成VHDLL格式的時序序仿真文件）進進行門級時序序仿真，在計計算機上了解解更接近硬件件目標器

43、件工工作的功能時時序。對于AASIC設計計，被稱為布布局后仿真。在在這一步，將將帶有從布局局布線得到的的精確時序信信息映射到門門級電路重新新進行仿真，以以檢查電路時時序，并對電電路功能進行行最后檢查。這這些仿真的成成功完成稱為為ASIC sign off。接接下去的工作作就可以將設設計提供給硅硅鑄造生產工工序了。（11）硬件測測試。這是對對最后完成的的硬件系統（如如ASIC或FPGA）進進行檢查和測測試。與其它的硬件描描述語言相比比，VHDLL具有較強的的行為仿真級級與綜合級的的建模功能，這這種能遠離具具體硬件，基基于行為描述述方式的硬件件描述語言恰恰好滿足典型型的自頂向下下設計方法，因因而能

44、順應EEDA技術發發展的趨勢，解解決現代電子子設計應用中中出現的各類類問題。圖1-4 自自頂向下的設設計流程1.4 EDDA技術的優優勢在傳統的數字電電子系統或IIC設計中，手手工設計占了了較大的比例例。一般先按按電子系統的的具體功能要要求進行功能能劃分，然后后對每個子模模塊畫出真值值表，用卡諾諾圖進行手工工邏輯簡化，寫寫出布爾表達達式，畫出相相應的邏輯線線路圖，再據據此選擇元器器件，設計電電路板，最后后進行實測與與調試。手工工設計方法主主要有以下缺缺點。復雜電路的設計計、調試十分分困難。由于無法進行硬硬件系統功能能仿真，如果果某一過程存存在錯誤，查查找和修改十十分不便。設計過程中產生生大量文

45、檔，不不易管理。對于IC設計而而言，設計實實現過程與具具體生產工藝藝直接相關，因因此可移植性性差。只有在設計出樣樣機或生產出出芯片后才能能進行實測。相比之下，EDDA技術有很很大不同：（1）L子抽與到部描從而可可以在電子設設計的各個階階段、各個層層次進行計算算機模擬驗證證，保證設計計過程的正確確性，可以大大大降低設計計成本，縮短短設計周期。（2）EDA工工具之所以能能夠完成各種種自動設計過過程，關鍵是是有各類庫的的支持，如邏邏輯仿真時的的模擬庫、邏邏輯綜合時的的綜合庫、版版圖綜合時的的版圖庫、測測試綜合時的的測試庫等。這這些庫都是EEDA公司與與半導體生產產廠商緊密合合作、共同開開發的。（3）

46、某些HDDL語言也是是文檔型的語語言（如VHHDL），極極大地簡化設設計文檔的管管理。（4）EDA技技術中最為矚矚目的功能，即即最具現代電電子設計技術術特征的功能能是日益強大大的邏輯設計計仿真測試技技術。EDAA仿真測試技技術只需通過過計算機就能能對所設計的的電子系統從從各種不同層層次的系統性性能特點完成成一系列準確確的測試與仿仿真操作，在在完成實際系系統的安裝后后，還能對系系統上的目標標器件進行所所謂邊界掃描描測試，嵌入入式邏輯分析析儀的應用。這這一切都極大大地提高了大大規模系統電電子設計的自自動化程度。（5）無論傳統統的應用電子子系統設計得得如何完美，使使用了多么先先進的功能器器件，都掩蓋

47、蓋不了一個無無情的事實，即即該系統對于于設計者來說說，沒有任何何自主知識產產權可言，因因為系統中的的關鍵性的器器件往往并非非出自設計者者之手，這將將導致該系統統在許多情況況下的應用直直接受到限制制。基于EDDA技術的設設計則不同，由由于用HDLL表達的成功功的專用功能能設計在實現現目標方面有有很大的可選選性，它既可可以用不同來來源的通用FFPGA/CCPLD實現現，也可以直直接以ASIIC來實現，設設計者擁有完完全的自主權權，再無受制制于人之虞。（6）傳統的電電子設計方法法自今沒有任任何標準規范范加以約束，因因此，設計效效率低，系統統性能差，開開發成本高，市市場競爭能力力小。EDA技術的設設計

48、語言是標標準化的，不不會由于設計計對象的不同同而改變；它它的開發工具具是規范化的的，EDA軟件平平臺支持任何何標準化的設設計語言；它它的設計成果果是通用性的的，IP核具有規規范的接口協協議。良好的的可移植與可可測試性，為為系統開發提提供了可靠的的保證。（7）從電子設設計方法學來來看，EDAA技術最大的的優勢就是能能將所有設計計環節納入統統一的自頂向向下的設計方方案中。（8）EDA不不但在整個設設計流程上充充分利用計算算機的自動設設計能力，在在各個設計層層次上利用計計算機完成不不同內容的仿仿真模擬，而而且在系統板板設計結束后后仍可利用計計算機對硬件件系統進行完完整的測試。對于傳統的設計計方法，如

49、單單片機仿真器器的使用僅僅僅只能在最后后完成的系統統上進行局部部的軟件仿真真調試，在整整個設計的中中間過程是無無能為力的。至至于硬件系統統測試，由于于現在的許多多系統主板不不但層數多，而而且許多器件件都是BGAA（Ball-Grid Arrayy）封裝，所所有引腳都在在芯片的底面面，焊接后普普通的儀器儀儀表無法接觸觸到所需要的的信號點，因因此無法測試試。1.5 面向向FPGA的EDA開發流流程完整地了解利用用EDA技術進進行設計開發發的流程對于于正確地選擇擇和使用EDDA軟件，優優化設計項目目，提高設計計效率十分有有益。一個完完整的、典型型的EDA設計流流程既是自頂頂向下設計方方法的具體實實施

50、途徑，也也是EDA工具軟軟件本身的組組成結構。1.5.1 設計輸入圖1-5所示是是基于EDAA軟件的FPGGA開發流程程框圖，以下下將分別介紹紹各設計模塊塊的功能特點點。對于目前前流行的用于于FPGA開發發的EDA軟件，圖圖1-5所示的的設計流程具具有一般性。圖1-5 FFPGA的EDA開發流流程將電路系統以一一定的表達方方式輸入計算算機，是在EEDA軟件平平臺上對FPPGA/CPPLD開發的的最初步驟。通通常，使用EEDA工具的的設計輸入可可分為兩種類類型。1圖形輸入圖形輸入通常包包括原理圖輸輸入、狀態圖圖輸入和波形形圖輸入等方方法。狀態圖輸入方法法就是根據電電路的控制條條件和不同的的轉換方

51、式，用用繪圖的方法法，在EDAA工具的狀態態圖編輯器上上繪出狀態圖圖，然后由EEDA編譯器器和綜合器將將此狀態變化化流程圖形編編譯綜合成電電路網表。波形圖輸入方法法則是將待設設計的電路看看成是一個黑黑盒子，只需需告訴EDAA工具該黑盒盒子電路的輸輸入和輸出時時序波形圖，EDA工具即能據此完成黑盒子電路的設計。原理圖輸入方法法是一種類似似于傳統電子子設計方法的的原理圖編輯輯輸入方式，即即在EDA軟件的的圖形編輯界界面上繪制能能完成特定功功能的電路原原理圖。原理理圖由邏輯器器件（符號）和和連接線構成成，圖中的邏邏輯器件可以以是EDA軟件庫庫中預制的功功能模塊，如如與門、非門門、或門、觸觸發器以及各

52、各種含74系列器件件功能的宏功功能塊，甚至至還有一些類類似于IP的功能塊塊。用原理圖表達的的輸入方法的的優點是顯而而易見的，如如設計者進行行電子線路設設計不需要增增加新的諸如如HDL等的相相關知識；設設計過程形象象直觀，適用用于初學或教教學演示；對對于較小的電電路模型，其其結構與實際際電路十分接接近，設計者者易于把握電電路全局；由由于設計方式式接近于底層層電路布局，因因此易于控制制邏輯資源的的耗用，節省省面積。然而，使用原理理圖輸入的設設計方法的缺缺點同樣是十十分明顯的，如如由于圖形設設計方式并沒沒有得到標準準化，不同的的EDA軟件中中的圖形處理理工具對圖形形的設計規則則、存檔格式式和圖形編譯

53、譯方式都不同同，因此圖形形文件兼容性性差，難以交交換和管理；隨著電路設設計規模的擴擴大，原理圖圖輸入描述方方式必然引起起一系列難以以克服的困難難，如電路功功能原理的易易讀性下降，錯錯誤排查困難難，整體調整整和結構升級級困難。例如如，將一個44位的單片機機設計升級為為8位單片機幾幾乎難以在短短期內準確無無誤地實現；由于圖形文文件的不兼容容性，性能優優秀的電路模模塊移植和再再利用十分困困難；由于在在原理圖中已已確定了設計計系統的基本本電路結構和和組件，留給給綜合器和適適配器的優化化選擇的空間間已十分有限限，因此難以以實現用戶所所希望的面積積、速度以及及不同風格的的綜合優化，顯顯然，原理圖圖的設計方

54、法法明顯偏離了了電子設計自自動化最本質質的涵義；在在設計中，由由于必須直接接面對硬件模模塊的選用，因因此行為模型型的建立將無無從談起，從從而無法實現現真實意義上上的自頂向下下的設計方案案。2硬件描述語語言文本輸入入這種方式與傳統統的計算機軟軟件語言編輯輯輸入基本一一致，就是將將使用了某種種硬件描述語語言（HDLL）的電路設設計文本，如如VHDL或Verillog的源程程序，進行編編輯輸入。可以說，應用HHDL的文本本輸入方法克克服了上述原原理圖輸入法法存在的所有有弊端，為EEDA技術的的應用和發展展打開了一個個廣闊的天地地。1.5.2 HDL綜合合一般地，綜合是是僅對應于HHDL而言的的。利用

55、HDDL綜合器對對設計進行綜綜合是十分重重要的一步，因因為綜合過程程將把軟件設設計的HDLL描述與硬件件結構掛鉤，是是將軟件轉化化為硬件電路路的關鍵步驟驟，是文字描描述與硬件實實現的一座橋橋梁。綜合就就是將電路的的高級語言（如如行為描述）轉轉換成低級的的，可與FPPGACPLD的基基本結構相映映射的網表文文件或程序。當輸入的HDLL文件在EDAA工具中檢測測無誤后，首首先面臨的是是邏輯綜合，因因此要求HDDL源文件中中的語句都是是可綜合的。在綜合之后，HHDL綜合器器一般都可以以生成一種或或多種文件格格式網表文件件，如有EDDIF、VHDL、Verillog等標準準格式，在這這種網表文件件中用

56、各自的的格式描述電電路的結構。如如在VHDLL網表文件采采用VHDLL的語法，用用結構描述的的風格重新詮詮釋綜合后的的電路結構。整個綜合過程就就是將設計者者在EDA平臺上上編輯輸入的的HDL文本、原原理圖或狀態態圖形描述，依依據給定的硬硬件結構組件件和約束控制制條件進行編編譯、優化、轉轉換和綜合，最最終獲得門級級電路甚至更更底層的電路路描述網表文文件。由此可可見，綜合器器工作前，必必須給定最后后實現的硬件件結構參數，它它的功能就是是將軟件描述述與給定的硬硬件結構用某某種網表文件件的方式對應應起來，成為為相應的映射射關系。如果果把綜合理解解為映射過程程，那么顯然然這種映射不不是惟一的，并并且綜合

57、的優優化也不是單單純的或一個個方向的。為為達到速度、面面積、性能的的要求，往往往需要對綜合合加以約束，稱稱為綜合約束束。1.5.3 布線布局（適適配）適配器也稱結構構綜合器，它它的功能是將將由綜合器產產生的網表文文件配置于指指定的目標器器件中，使之之產生最終的的下載文件，如如JEDECC、Jam格式的的文件。適配配所選定的目目標器件（FFPGA/CCPLD芯片片）必須屬于于原綜合器指指定的目標器器件系列。通通常，EDAA軟件中的綜綜合器可由專專業的第三方方EDA公司提提供，而適配配器則需由FFPGA/CCPLD供應應商提供。因因為適配器的的適配對象直直接與器件的的結構細節相相對應。邏輯綜合通過

58、后后必須利用適適配器將綜合合后網表文件件針對某一具具體的目標器器件進行邏輯輯映射操作，其其中包括底層層器件配置、邏邏輯分割、邏邏輯優化、邏邏輯布局布線線操作。適配配完成后可以以利用適配所所產生的仿真真文件作精確確的時序仿真真，同時產生生可用于編程程的文件。1.5.4 仿真在編程下載前必必須利用EDDA工具對適適配生成的結結果進行模擬擬測試，就是是所謂的仿真真。仿真就是讓計算算機根據一定定的算法和一一定的仿真庫庫對EDA設計進進行模擬，以以驗證設計，排排除錯誤。仿仿真是在EDDA設計過程程中的重要步步驟。圖1-5所示的時時序與功能門門級仿真通常常由PLD公司的的EDA開發工工具直接提供供（當然也

59、可可以選用第三三方的專業仿仿真工具），它它可以完成兩兩種不同級別別的仿真測試試。（1）時序仿真真。就是接近近真實器件運運行特性的仿仿真，仿真文文件中已包含含了器件硬件件特性參數，因因而，仿真精精度高。但時時序仿真的仿仿真文件必須須來自針對具具體器件的適適配器。綜合合后所得的EEDIF等網網表文件通常常作為FPGGA適配器的的輸入文件，產產生的仿真網網表文件中包包含了精確的的硬件延遲信信息。（2）功能仿真真。它是直接接對VHDLL、原理圖描描述或其它描描述形式的邏邏輯功能進行行測試模擬，以以了解其實現現的功能是否否滿足原設計計要求的過程程，仿真過程程不涉及任何何具體器件的的硬件特性。不不經歷適配

60、階階段，在設計計項目編輯編編譯（或綜合合）后即可進進入門級仿真真器進行模擬擬測試。直接接進行功能仿仿真的好處是是設計耗時短短，對硬件庫庫、綜合器等等沒有任何要要求。對于規規模比較大的的設計項目，綜綜合與適配在在計算機上的的耗時是十分分可觀的，如如果每一次修修改后的模擬擬都必須進行行時序仿真，顯顯然會極大地地降低開發效效率。因此，通通常的做法是是，首先進行行功能仿真，待待確認設計文文件所表達的的功能滿足設設計者原有意意圖時，即邏邏輯功能滿足足要求后，再再進行綜合、適適配和時序仿仿真，以便把把握設計項目目在硬件條件件下的運行情情況。1.5.5 下載和硬件件測試把適配后生成的的下載或配置置文件，通過