1、【Word版本下載可任意編輯】 位嵌入式微控制器(A8096)的設計與實現 需要說明：codefetche為取操作碼信號，datafetche為取操作數信號。在指令一個周期時若有中斷請求，則插入LCALL指令開展中斷處理，讀取下一條指令。其流程如圖5所示。 2.4 指令譯碼過程 在MCU設計過程中，首先完成對各條指令的指令分析工作，確定每個周期該做的動作，然后各部件依據指令分析表開展相關的指令譯碼(RAM控制器只譯RAM要做的動作，ALU只譯ALU要做的動作)。過程描述如下：在預取操作碼時，CU單元對操作碼開展譯碼確定指令的字節長度(nr_bytes)和指令周期數(nr_cycles)。然后C

2、U依據指令字節長度(nr_bytes)取操作數，其他部件依據指令和當前指令周期(curcycle)執行相應的指令操作。表1為加法指令分析表，下面以加法指令的譯碼過程來說明整個譯碼流程： 1)加法指令 ADD OPl OP2(將OPl+0P2結果寫入OPl中);其目標碼格式為：ADD OP2 OPl，其中OPl和OP2均為操作數地址。 2)0周期 實際指上一條指令的一個時鐘周期，此周期codefetche取指信號有效，IPU單元將指令送入CU單元確定了指令周期和指令長度。 3)l周期 取操作數信號datafetche有效，op2(地址)進來，被送入RAM地址線，發讀信號(從RAM存放器陣列取操作

3、數2)。 4)2周期 操作數2被取入，并存入ALU中的a存放器;此周期取操作數信號datafetche有效，opl(地址)進來，被送入RAM地址線，發讀信號。 5)3周期 操作數l被取入，并存入ALU中的b存放器;加法器立刻開展a+b運算。 *周期 將加法結果放到RAM數據線上，地址線=opl，發寫信號。將加法結果寫回到opl中，并依據結果對PSW開展處理。 7)5周期 無動作，用于寫回操作的過程。 3 驗證結果 3.1 仿真驗證 芯片的功能與構造設計，只是設計流程的一部分，為保證終設計成功，必須對其全面仿真與功能驗證。對MCU的測試方法如下：1)功能模塊的單元測試，驗證模塊的功能正確性，包括

4、接口時序等。2)系統集成測試，首先編寫簡單的機器碼測試向量開展初步調試：然后使用編譯器寫匯編程序，編譯成二進制機器碼開展程序功能測試。在集成測試中，編寫匯編測試程序，用編譯器編譯成機器碼，在Cadenee NC下運行這些測試程序開展仿真測試。對每條指令均測試了其各種尋址方式，且測試程序自動向DEBUG存放器寫測試結果，以方便調試。經過復雜的測試和不斷修正，驗證結果顯示MCU指令執行的正確性。 3.2FPGA驗證 使用的FPGA器件是Stratix型號為EP1S40F780C7。綜合結果顯示：A8096使用3 565個LE(LogICElement)。時序分析結果：A8096可以運行在49.93 MHz的時鐘頻率下。A8096占用FPGA資源分布情況如圖6所示。 4 結論 本設計中，采用RISC技術中的硬布線控制邏輯，有利于減少MCU面積、降低功耗以及提高MCU執行效率，FPGA實現說明其只占用了3 565個LE單元，工作時鐘可達50 MHz。同時該MCU具有很強的擴展性與實用性，應用領域廣泛