1、6.3 QuartusII6.3.1簡AlteraQuartusII員在開發和推出 FPGA、CPLD 和結構ASIC 設計的同時，獲得無與倫比的設計性能、一流的易用性以及6.3 QuartusII6.3.1簡AlteraQuartusII員在開發和推出 FPGA、CPLD 和結構ASIC 設計的同時，獲得無與倫比的設計性能、一流的易用性以及最短的市場推出時間。這是首次將 FPGA 移植到結構化 口。Quartus II 的主要特性有：EDA 支持CPLD、FPGAAltera 公司的 Quartus 提供了可編程片上系統（SOPC）設計的一個綜合開 入Quartus II 1(Place&

2、6-此外，Quartus Quartus II圖形用戶界面、(Place& 6-此外，Quartus Quartus II圖形用戶界面、6.3.2QuartusII 圖形用戶界面Quartus MegaCore管理器（MegaWizard2時序 (Timing 引腳規劃器（Pin框 VHDL、 引腳規劃器（Pin框 VHDL、VerilogHDL& 適配器 平面布局圖編輯器（Floorplan Editor）漸進式編譯（IncrementalCompilation）窗口（Report資源優化顧問（ResourceOptimizationAdvisor）設計空間管理器（Design Space

3、Explorer）編輯器（Chip窗口（Report仿真器 SOPCDSP3Software VQM EDANetlist lay 早期功耗估計器laySoftware VQM EDANetlist lay 早期功耗估計器layerLogicLock 窗口時序優化顧問（TimingOptimizationAdvisor）設計空間管理器（Design Space Explorer） RTL查看器（RTL編輯器（Chip編輯器（Chip 更改管理器（Change46-QuartusII形用戶界 （Compiler6-QuartusII形用戶界 （CompilerPartitionMerge*（分區

4、合并） sing ”菜單，然后從 6-CompilerTool5中6-Quartus 觀和操中6-Quartus 觀和操 ，Max+PlusII 6-框6 能仿真，則流程只執行Generate Functional StartCompilationAndSignalProbe Compilation 命令。進行部分編譯，但是在Fitter完成這前停止 在菜單欄的左邊還是右邊。Quartus IIQuartus II 在菜單欄的左邊還是右邊。Quartus IIQuartus II anage“Tools菜單）生成宏功能模 框“Assignments”單、Floorplan Editor、Des

5、ign 76-QuartusII 和Max+PlusII捷菜 5、6-QuartusII 和Max+PlusII捷菜 5、可選SOPCBuilder DSPBuilder6、可選使用SoftwareBuilder 為Excalibur器件處理器或 8、可選PartitionMerge合9、可選Simulator和GenerateFunctionalSimulationNetlist10111213yzer 814 框和 Assignment Editor 改進時序，達到時序 近。 15161714 框和 Assignment Editor 改進時序，達到時序 近。 15161718可選Chip

6、Editor、ResourePropertyEditor 和ChangeManager6.3.3QuartusII 操作實 6-VHDL來描述，然后為其創建圖形符號，最后和計數器部分一在Quartus 對于MAX+PLUS II 工程文件,Quartus File 菜單下的MAX+PLUSIIProjectMAX+PLUSII配置文件（.acf）QuartusIIQuartus 1、首先啟動Quartus 6-49 96-506-506-6-Next（Next（ 6- VHDL描述的輸入，然后再介紹選擇“DeviceDesign 選擇“DeviceDesign Editor（6-52建設框 V

7、HDLVHDL LIBRARYUSEUSE1HzENTITYClk20Mto10PORT:INstd_logic; -20MHz輸入時鐘信resetINstd_logic; -輸入復位信ENDARCHITECTUREarch_C2M1OFClk20Mto10SIGNALcounter egerRANGE0TOSIGNALtmp_clk ENDEND ENDclk10HzENDEND ENDclk10Hz6-（3） 為此 VHDL c6-創建VHDL 選擇“選擇“Device6-創建VHDL 選擇“選擇“DeviceDesign 擊“OK”按鈕進入“Block Editor（塊圖形編輯器，進行塊

8、圖和原理圖和在“Block Editor （.gdf （.bsf、AHDL 庫文件（.inc）HDL 和使用方法，如圖 6-55 所示。6- 6- 6-56 框 6-框6-框縮放工具用于放大/縮小“BlockEditor”中的視圖。首先調入元件：四位二進制計數器 74161、三輸Nand3、地信GND 6-Quartus 參數化模塊（LPM）等。可按照下面的方法調入單元符號到圖形編輯區： 6-框其中兆功能函數（megafunctions）化模塊（LPM ），當選擇兆功能函數6-框其中兆功能函數（megafunctions）化模塊（LPM ），當選擇兆功能函數庫時，如果同時使能圖中標注的兆功自動

9、調用Mega Wizard anager 74系列的符號。基本單元符號（primitives）Altera基本圖（ 658 鼠標右鍵，選擇 Cancel 取消放置符號，也可以按“Esc”取消。 6-表。如直接輸6-表。如直接輸入 74161，則 659框將自動定位到 74161 所在庫中 6-（4） 為輸入/6-（4） 為輸入/ 6-框（5） 保存圖形文件 Quartus II 編譯器窗口包含了對設計文件處理的全過程。在 Quartus 的 開始具 Quartus II 編譯器窗口包含了對設計文件處理的全過程。在 Quartus 的 開始具時序 近平面布局6-sing”菜單中的“Start C

10、ompilation”命令6-62 中的ar，ysis&Synthesis”命令 6-編 “ 6-編 “VectorWaveformFile6-64所示。點擊“OK”點擊鼠標右鍵，在彈出的菜單中選擇“Insert Node or Bus”命令（或用鼠標左鍵雙擊此窗口）6-66所示。接著就會彈出“InsertNodeorBus” 框，如圖 6-676-67中的“Node Finder”按鈕，打開“Node 6-686-68中間的添加/刪除選擇節點來確定時序仿真 編工程管理窗6-框6-框6-6-6-6-6-框6-6-6-6-6-70 6-圖6-設計時鐘引腳框6-圖6-設計時鐘引腳框clear 輸入

11、引腳，然后利用向量波形編輯工具條中的 “1 電平”給其在全部時間段賦于高電平。最后為了觀察信號“clear”的清零作用，在 clear80ns120ns的時間段內利用向量波形編輯工具條中的“0電平”給其賦于如圖 6-72 所示。賦于“0 電平” 賦于“1 電平”6-選擇“Assignments”菜單中的“Settings”命令，打開6-選擇“Assignments”菜單中的“Settings”命令，打開如果要進行功能仿真，請將仿真模式設置為“Functionalsing”菜單中的“Generate Functional Simulation Netlist 件 看起來更直觀，可以編輯向量波形文

12、件“cntm12.vwfq3 6-766-6-6-6-框6-6-框6-（Radix6-框6-77 VWF FPGA 設計工程的創建、設計輸入、編譯（分析和綜合）6-框6-77 VWF FPGA 設計工程的創建、設計輸入、編譯（分析和綜合） Quartus II 中的引腳分配（Pins Assignment）器Quartus AssignmentEditor 令，彈出如圖 6-78 所示的 Assignment Editor 引腳分配界面。6-6-78 中的左側有個工具條，它提供了控制 Assignment Editor 窗口的顯示和操作含所有端口名的下拉框，從中選擇一個，如 clk20M也6-78 中的左側有個工具條，它提供了控制 Assignment Editor 窗口的顯示和操作含所有端口名的下拉框，從中選擇一個，如 clk20M也可以點擊圖左側工具條中的“Show all assignable pin Numbers”按鈕，將會在“To”單元欄中自動列出設計文件的所有已知。6-6-器件進行編程或配置。Quartus II Compiler Assembler 模塊生成編程文件，Quartus 輸出發光二極管輸出發光二極管輸出發光二極管輸出發光二極管輸出發光二極管Prog