1、CPLD和FPGA設(shè)計(jì)實(shí)驗(yàn)CPLD/FPGA Experiment一、課程基本情況 課程總學(xué)時(shí)：48實(shí)驗(yàn)總學(xué)時(shí)：16學(xué) 分：3開課學(xué)期：第5學(xué)期課程性質(zhì)：選修對應(yīng)理論課程：CPLD/FPGA設(shè)計(jì)適用專業(yè)：電路與系統(tǒng)教材：巴西沃爾尼A. 佩德羅尼（Volnei A. Pedroni） 著，VHDL數(shù)字電路設(shè)計(jì)教程，電子工業(yè)出版社，2013年開課單位：電子與信息工程學(xué)院電子科學(xué)與技術(shù)系二、實(shí)驗(yàn)課程的教學(xué)目標(biāo)和任務(wù)本實(shí)驗(yàn)課程的教學(xué)目標(biāo)是通過設(shè)計(jì)、驗(yàn)證、綜合類型的系列實(shí)驗(yàn)環(huán)節(jié)，使學(xué)生掌握并熟練使用硬件描述語言和有關(guān)集成開發(fā)環(huán)境進(jìn)行CPLD/FPGA系統(tǒng)開發(fā)的技能，包括CPLD/FPGA設(shè)計(jì)基本流程、層

2、次化設(shè)計(jì)方法、有限狀態(tài)機(jī)設(shè)計(jì)方法、IP核的使用以及Nios II處理器核的使用，培養(yǎng)學(xué)生分析問題和解決問題的能力，為以后進(jìn)行CPLD/FPGA系統(tǒng)開發(fā)以及ASIC芯片研究設(shè)計(jì)打下良好的基礎(chǔ)。 三、課程的內(nèi)容和要求序號項(xiàng)目名稱所需學(xué)時(shí)內(nèi) 容 提 要項(xiàng)目要求實(shí)驗(yàn)類型必開選開實(shí)驗(yàn)一四選一多路選擇器的設(shè)計(jì)與仿真2用順序語句和并行語句兩種描述方式完成四選一多路選擇器的設(shè)計(jì)與仿真；必開驗(yàn)證實(shí)驗(yàn)二原理圖輸入設(shè)計(jì)方法與混合輸入設(shè)計(jì)方法2通過一位全加器的設(shè)計(jì)與仿真學(xué)習(xí)原理圖輸入設(shè)計(jì)方法與混合輸入設(shè)計(jì)方法；必開驗(yàn)證實(shí)驗(yàn)三加減法計(jì)數(shù)器設(shè)計(jì)2在FPGA開發(fā)板上設(shè)計(jì)并實(shí)現(xiàn)加減法計(jì)數(shù)的功能；必開設(shè)計(jì)實(shí)驗(yàn)四有限狀態(tài)機(jī)數(shù)據(jù)檢

3、測模塊設(shè)計(jì)2應(yīng)用狀態(tài)機(jī)設(shè)計(jì)并實(shí)現(xiàn)數(shù)據(jù)檢測；選開創(chuàng)新實(shí)驗(yàn)五有限狀態(tài)機(jī)ADC采集模塊設(shè)計(jì)2應(yīng)用狀態(tài)機(jī)實(shí)現(xiàn)ADC的驅(qū)動模塊并實(shí)現(xiàn)數(shù)據(jù)采集；選開設(shè)計(jì)實(shí)驗(yàn)六倍頻器設(shè)計(jì)2通過調(diào)用鎖相環(huán)IP核實(shí)現(xiàn)系統(tǒng)時(shí)鐘的倍頻；必開設(shè)計(jì)實(shí)驗(yàn)七分頻器設(shè)計(jì)2實(shí)現(xiàn)系統(tǒng)時(shí)鐘的任意分頻；必開設(shè)計(jì)實(shí)驗(yàn)八數(shù)碼管顯示驅(qū)動設(shè)計(jì)2設(shè)計(jì)數(shù)碼管驅(qū)動模塊，實(shí)現(xiàn)數(shù)碼管的動態(tài)掃描顯示；選開設(shè)計(jì)實(shí)驗(yàn)九RS232串口數(shù)據(jù)發(fā)送模塊設(shè)計(jì)2設(shè)計(jì)RS232串口數(shù)據(jù)發(fā)送模塊，在PC端串口調(diào)試助手上實(shí)現(xiàn)數(shù)據(jù)接收；選開設(shè)計(jì)實(shí)驗(yàn)十RS232串口數(shù)據(jù)接收模塊設(shè)計(jì)2設(shè)計(jì)RS232串口數(shù)據(jù)接收模塊，通過PC端串口調(diào)試助手發(fā)送數(shù)據(jù)，在FPGA開發(fā)板上接收數(shù)據(jù)后回發(fā)至串口調(diào)試助手；

4、選開設(shè)計(jì)實(shí)驗(yàn)十一VGA顯示驅(qū)動設(shè)計(jì)2應(yīng)用混合輸入設(shè)計(jì)方法實(shí)現(xiàn)VGA的驅(qū)動模塊，并在VGA顯示器上輸出彩色條紋；選開綜合實(shí)驗(yàn)十二NIOS II流水燈設(shè)計(jì)2利用FPGA內(nèi)部資源生成CPU并循環(huán)點(diǎn)亮多個(gè)LED燈；選開綜合四、課程考核（1）實(shí)驗(yàn)實(shí)習(xí)報(bào)告的撰寫要求：實(shí)驗(yàn)報(bào)告要求格式規(guī)范、內(nèi)容完整、分析全面具體、文字簡練通順。（2）實(shí)驗(yàn)實(shí)習(xí)報(bào)告：5次（3）考核及成績評定：閉卷考試，平時(shí)成績、實(shí)驗(yàn)成績和期末考試成績綜合計(jì)算總評成績五、參考書目1、 王誠，蔡海寧，吳繼華. Altera FPGA/CPLD設(shè)計(jì)（基礎(chǔ)篇/高級篇）, 人民郵電出版社, 2011年.2、 徐志軍,王金明，尹延輝等. EDA技術(shù)與VHDL設(shè)計(jì)，電子工業(yè)出版社, 2009年.3、 劉東華. Altera系列FPGA芯片IP核詳解, 電子工業(yè)出版社，2014年.4、 Pong，P.Ch