1、第1章 緒 論EDA技術(shù)及運(yùn)用技術(shù)及運(yùn)用邢麗娟自動(dòng)化工程學(xué)院 第1章 緒 論第第1章章 緒論緒論 第第2章章 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?第第3章章 VHDL編程根底編程根底 第第4章章 常用常用EDA工具軟件操作指南工具軟件操作指南 第第5章章 EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng) 第第6章章 VHDL設(shè)計(jì)運(yùn)用實(shí)例設(shè)計(jì)運(yùn)用實(shí)例 第第7章章 EDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn)?zāi)?錄 第1章 緒 論第1章 緒 論1.1 EDA技術(shù)的涵義技術(shù)的涵義1.2 EDA技術(shù)的開(kāi)展歷程技術(shù)的開(kāi)展歷程1.3 EDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容1.4 EDA軟件系統(tǒng)的構(gòu)成軟件系統(tǒng)的構(gòu)成1.5 EDA工具的開(kāi)展趨勢(shì)工

2、具的開(kāi)展趨勢(shì)1.6 EDA的工程設(shè)計(jì)流程的工程設(shè)計(jì)流程1.7 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)1.8 EDA技術(shù)的運(yùn)用展望技術(shù)的運(yùn)用展望 第1章 緒 論1.1 EDA技術(shù)的涵義技術(shù)的涵義 什么叫EDA技術(shù)？由于它是一門(mén)迅速開(kāi)展的新技術(shù)，涉及面廣，內(nèi)容豐富，因此了解各異，目前尚無(wú)一致的看法。作者以為：EDA技術(shù)有狹義的EDA技術(shù)和廣義的EDA技術(shù)之分。狹義的EDA技術(shù)，就是指以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描畫(huà)言語(yǔ)為系統(tǒng)邏輯描畫(huà)的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，經(jīng)過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、

3、邏輯分割、邏輯綜合及優(yōu)化、邏輯規(guī)劃布線(xiàn)、邏輯仿真，直至對(duì)于特定目的芯片的適配編譯、邏輯映射、編程下載等任務(wù)，最終構(gòu)成集成電子系統(tǒng)或公用集成芯片的一門(mén)新技術(shù)，或稱(chēng)為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。 第1章 緒 論 本書(shū)討論的對(duì)象專(zhuān)指狹義的EDA技術(shù)。廣義的EDA技術(shù)，除了狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)(如PSPICE、EWB、MATLAB等)和印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)(如PROTEL、ORCAD等)。在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱(chēng)為真正意義上的EDA技術(shù)。故作者以為將廣義的EDA技術(shù)稱(chēng)為現(xiàn)代電

4、子設(shè)計(jì)技術(shù)更為適宜。 第1章 緒 論利用EDA技術(shù)(特指IES/ASIC自動(dòng)設(shè)計(jì)技術(shù))進(jìn)展電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)： 用軟件的方式設(shè)計(jì)硬件； 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的； 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)展各種仿真； 系統(tǒng)可現(xiàn)場(chǎng)編程，在線(xiàn)晉級(jí)； 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高； 從以前的“組合設(shè)計(jì)轉(zhuǎn)向真正的“自在設(shè)計(jì)； 設(shè)計(jì)的移植性好，效率高； 非常適宜分工設(shè)計(jì)，團(tuán)體協(xié)作。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的開(kāi)展趨勢(shì)。 第1章 緒 論1.2 EDA技術(shù)的開(kāi)展歷程技術(shù)的開(kāi)展歷程 EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的開(kāi)展，閱歷了計(jì)

5、算機(jī)輔助設(shè)計(jì)(Computer Assist Design，簡(jiǎn)稱(chēng)CAD)、計(jì)算機(jī)輔助工程設(shè)計(jì)(Computer Assist Engineering Design，簡(jiǎn)稱(chēng)CAE)和電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，簡(jiǎn)稱(chēng)EDA)三個(gè)開(kāi)展階段。第1章 緒 論 1. 20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段 早期的電子系統(tǒng)硬件設(shè)計(jì)采用的是分立元件，隨著集成電路的出現(xiàn)和運(yùn)用，硬件設(shè)計(jì)進(jìn)入到開(kāi)展的初級(jí)階段。初級(jí)階段的硬件設(shè)計(jì)大量選用中小規(guī)模規(guī)范集成電路，人們將這些器件焊接在電路板上，做成初級(jí)電子系統(tǒng)，對(duì)電子系統(tǒng)的調(diào)試是在組裝好的PCB(Printed Circui

6、t Board)板上進(jìn)展的。第1章 緒 論 由于設(shè)計(jì)師對(duì)圖形符號(hào)運(yùn)用數(shù)量有限，傳統(tǒng)的手工布圖方法無(wú)法滿(mǎn)足產(chǎn)品復(fù)雜性的要求，更不能滿(mǎn)足任務(wù)效率的要求。這時(shí)，人們開(kāi)場(chǎng)將產(chǎn)品設(shè)計(jì)過(guò)程中高度反復(fù)性的繁雜勞動(dòng)，如布圖布線(xiàn)任務(wù)，用二維圖形編輯與分析的CAD工具替代，最具代表性的產(chǎn)品就是美國(guó)ACCEL公司開(kāi)發(fā)的Tango布線(xiàn)軟件。20世紀(jì)70年代，是EDA技術(shù)開(kāi)展初期，由于PCB布圖布線(xiàn)工具遭到計(jì)算機(jī)任務(wù)平臺(tái)的制約，其支持的設(shè)計(jì)任務(wù)有限且性能比較差。第1章 緒 論 2. 20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段 初級(jí)階段的硬件設(shè)計(jì)是用大量不同型號(hào)的規(guī)范芯片實(shí)現(xiàn)電子系統(tǒng)設(shè)計(jì)的。隨著微電子工藝的開(kāi)展，相繼

7、出現(xiàn)了集成上萬(wàn)只晶體管的微處置器、集成幾十萬(wàn)直到上百萬(wàn)儲(chǔ)存單元的隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器。此外，支持定制單元電路設(shè)計(jì)的硅編輯、掩膜編程的門(mén)陣列，如規(guī)范單元的半定制設(shè)計(jì)方法以及可編程邏輯器件(PAL和GAL)等一系列微構(gòu)造和微電子學(xué)的研討成果都為電子系統(tǒng)的設(shè)計(jì)提供了新天地。因此，可以用少數(shù)幾種通用的規(guī)范芯片實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)。第1章 緒 論 伴隨計(jì)算機(jī)和集成電路的開(kāi)展，EDA技術(shù)進(jìn)入到計(jì)算機(jī)輔助工程設(shè)計(jì)階段。20世紀(jì)80年代初，推出的EDA工具那么以邏輯模擬、定時(shí)分析、缺點(diǎn)仿真、自動(dòng)規(guī)劃和布線(xiàn)為中心，重點(diǎn)處理電路設(shè)計(jì)沒(méi)有完成之前的功能檢測(cè)等問(wèn)題。利用這些工具，設(shè)計(jì)師能在產(chǎn)品制造之前預(yù)知產(chǎn)品的功能與

8、性能，能生成產(chǎn)品制造文件，在設(shè)計(jì)階段對(duì)產(chǎn)品性能的分析前進(jìn)了一大步。第1章 緒 論 假設(shè)說(shuō)20世紀(jì)70年代的自動(dòng)規(guī)劃布線(xiàn)的CAD工具替代了設(shè)計(jì)任務(wù)中繪圖的反復(fù)勞動(dòng)，那么，到了20世紀(jì)80年代出現(xiàn)的具有自動(dòng)綜合才干的CAE工具那么替代了設(shè)計(jì)師的部分任務(wù)，對(duì)保證電子系統(tǒng)的設(shè)計(jì)，制造出最正確的電子產(chǎn)品起著關(guān)鍵的作用。到了20世紀(jì)80年代后期，EDA工具曾經(jīng)可以進(jìn)展設(shè)計(jì)描畫(huà)、綜合與優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證，CAE階段的EDA工具不僅為勝利開(kāi)發(fā)電子產(chǎn)品發(fā)明了有利條件，而且為高級(jí)設(shè)計(jì)人員的發(fā)明性勞動(dòng)提供了方便。但是，大部分從原理圖出發(fā)的EDA工具依然不能順應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計(jì)要求，而詳細(xì)化的元件圖形制約著優(yōu)化設(shè)計(jì)

9、。第1章 緒 論 3. 20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段 為了滿(mǎn)足千差萬(wàn)別的系統(tǒng)用戶(hù)提出的設(shè)計(jì)要求，最好的方法是由用戶(hù)本人設(shè)計(jì)芯片，讓他們把想設(shè)計(jì)的電路直接設(shè)計(jì)在本人的公用芯片上。微電子技術(shù)的開(kāi)展，特別是可編程邏輯器件的開(kāi)展，使得微電子廠家可以為用戶(hù)提供各種規(guī)模的可編程邏輯器件，使設(shè)計(jì)者經(jīng)過(guò)設(shè)計(jì)芯片實(shí)現(xiàn)電子系統(tǒng)功能。EDA工具的開(kāi)展，又為設(shè)計(jì)師提供了全線(xiàn)EDA工具。這個(gè)階段開(kāi)展起來(lái)的EDA工具，目的是在設(shè)計(jì)前期將設(shè)計(jì)師從事的許多高層次設(shè)計(jì)由工具來(lái)完成，如可以將用戶(hù)要求轉(zhuǎn)換為設(shè)計(jì)技術(shù)規(guī)范，有效的處置可用的設(shè)計(jì)資源與理想的設(shè)計(jì)目的之間的矛盾，按詳細(xì)的的硬件、軟件和算法分解設(shè)計(jì)等。由于電

10、子技術(shù)和EDA工具的開(kāi)展，設(shè)計(jì)師可以在不太長(zhǎng)的時(shí)間內(nèi)運(yùn)用EDA工具，經(jīng)過(guò)一些簡(jiǎn)單規(guī)范化的設(shè)計(jì)過(guò)程，利用微電子廠家提供的設(shè)計(jì)庫(kù)來(lái)完成數(shù)萬(wàn)門(mén)ASIC和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。第1章 緒 論 20世紀(jì)90年代，設(shè)計(jì)師逐漸從運(yùn)用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品開(kāi)發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開(kāi)發(fā)(即片上系統(tǒng)集成，System on a chip)。因此，EDA工具是以系統(tǒng)機(jī)設(shè)計(jì)為中心，包括系統(tǒng)行為級(jí)描畫(huà)與構(gòu)造綜合，系統(tǒng)仿真與測(cè)實(shí)驗(yàn)證，系統(tǒng)劃分與目的分配，系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。這時(shí)的EDA工具不僅具有電子系統(tǒng)設(shè)計(jì)的才干，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)才干，具有高級(jí)籠統(tǒng)的設(shè)計(jì)構(gòu)思

11、手段。例如，提供方框圖、形狀圖和流程圖的編輯才干，具有適宜層次描畫(huà)和混合信號(hào)描畫(huà)的硬件描畫(huà)言語(yǔ)(如VHDL、AHDL或Verilog-HDL)，同時(shí)含有各種工藝的規(guī)范元件庫(kù)。第1章 緒 論 只需具備上述功能的EDA工具，才能夠使電子系統(tǒng)工程師在不熟習(xí)各種半導(dǎo)體工藝的情況下，完成電子系統(tǒng)的設(shè)計(jì)。 未來(lái)的EDA技術(shù)將向廣度和深度兩個(gè)方向開(kāi)展，EDA將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他領(lǐng)域，隨著基于EDA的SOC(單片系統(tǒng))設(shè)計(jì)技術(shù)的開(kāi)展，軟硬核功能庫(kù)的建立，以及基于VHDL所謂自頂向下設(shè)計(jì)理念確實(shí)立，未來(lái)的電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師們的專(zhuān)利。有專(zhuān)家以為，21世紀(jì)將是EDA技術(shù)快速開(kāi)展的時(shí)期，

12、并且EDA技術(shù)將是對(duì)21世紀(jì)產(chǎn)生艱苦影響的十大技術(shù)之一。第1章 緒 論1.3 EDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容 EDA技術(shù)涉及面廣，內(nèi)容豐富，從教學(xué)和適用的角度看，終究應(yīng)掌握些什么內(nèi)容呢? 作者以為，主要應(yīng)掌握如下四個(gè)方面的內(nèi)容： 大規(guī)?？删幊踢壿嬈骷?硬件描畫(huà)言語(yǔ)； 軟件開(kāi)發(fā)工具； 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。其中，大規(guī)模可編程邏輯器件是利用EDA技術(shù)進(jìn)展電子系統(tǒng)設(shè)計(jì)的載體，硬件描畫(huà)言語(yǔ)是利用EDA技術(shù)進(jìn)展電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開(kāi)發(fā)工具是利用EDA技術(shù)進(jìn)展電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)那么是利用EDA技術(shù)進(jìn)展電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。為了使讀者對(duì)EDA技術(shù)有一

13、個(gè)總體印象，下面對(duì)EDA技術(shù)的主要內(nèi)容進(jìn)展概要的引見(jiàn)。 第1章 緒 論1.3.1 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷删幊踢壿嬈骷删幊踢壿嬈骷?簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)PLD)是一種由用戶(hù)編程以實(shí)現(xiàn)某種是一種由用戶(hù)編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。邏輯功能的新型邏輯器件。FPGA和和CPLD分別是現(xiàn)場(chǎng)可編程分別是現(xiàn)場(chǎng)可編程門(mén)陣列和復(fù)雜可編程邏輯器件的簡(jiǎn)稱(chēng)。如今，門(mén)陣列和復(fù)雜可編程邏輯器件的簡(jiǎn)稱(chēng)。如今，F(xiàn)PGA和和CPLD器件的運(yùn)用已非常廣泛，它們將隨著器件的運(yùn)用已非常廣泛，它們將隨著EDA技術(shù)的開(kāi)展成為電技術(shù)的開(kāi)展成為電子設(shè)計(jì)領(lǐng)域的重要角色。國(guó)際上消費(fèi)子設(shè)計(jì)領(lǐng)域的重要角色。國(guó)際上消費(fèi)FPGA/CP

14、LD的主流公司，的主流公司，并且在國(guó)內(nèi)占有市場(chǎng)份額較大的主要是并且在國(guó)內(nèi)占有市場(chǎng)份額較大的主要是Xilinx、Altera、Lattice三家公司。典型三家公司。典型CPLD產(chǎn)品有：產(chǎn)品有：Lattice公司的公司的ispMACH4A5、ispMACH4000、ispXPLD5000等系列；等系列；Altera公司的公司的MAX3000A、MAX7000等系列；等系列；Xilinx公司的公司的CoolRunner-、CoolRunner XPLA3、XC9500/XL/XV等系等系列。列。 第1章 緒 論 典型FPGA產(chǎn)品有：Lattice公司的MachXO、ispXPGA、EC/ECP、EC

15、P2/M(含S系列)、ECP3、SC/SCM、XP/XP2、FPSC等系列；Altera公司的MAX、Cyclone、Cyclone、Cyclone 、Arria GX、ArriaGX、STRATIX、STRATIX、STRATIX 、STRATIX 、FLEX10K、FLEX8000、APEX20K、APEX、ACEX1K等系列；Xilinx公司的XC3000、XC4000、XC5200、Spartan、SpartanE、Spartan-3、Spartan-3A、Spartan-3E、Spartan-3L、Spartan-6、Virtex、Virtex-E、Virtex-、Virtex-4、

16、Virtex-5、Virtex-6等系列。近年來(lái)，隨著集成電路制造技術(shù)的飛速開(kāi)展，這些公司不斷地推出集成度更高、性能更好的產(chǎn)品系列和種類(lèi)，如今一塊CPLD/FPGA芯片上其等效邏輯門(mén)數(shù)可從幾千到幾百萬(wàn)。 第1章 緒 論 FPGA在構(gòu)造上主要分為三個(gè)部分，即可編程邏輯單元、可編程輸入/輸出單元和可編程連線(xiàn)三個(gè)部分。CPLD在構(gòu)造上主要包括三個(gè)部分，即可編程邏輯宏單元、可編程輸入/輸出單元和可編程內(nèi)部連線(xiàn)。高集成度、高速度和高可靠性是FPGA/CPLD最明顯的特點(diǎn)，其時(shí)鐘延時(shí)可小至ns級(jí)。結(jié)合其并行任務(wù)方式，在超高速運(yùn)用領(lǐng)域和實(shí)時(shí)測(cè)控方面，F(xiàn)PGA/CPLD有著非常寬廣的運(yùn)用前景。在高可靠性運(yùn)用領(lǐng)

17、域，假設(shè)設(shè)計(jì)得當(dāng)，將不會(huì)存在類(lèi)似于MCU的復(fù)位不可靠和PC能夠跑飛等問(wèn)題。FPGA/CPLD的高可靠性還表如今幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大減少了體積，易于管理和屏蔽。 第1章 緒 論由于FPGA/CPLD的集成規(guī)模非常大，因此可利用先進(jìn)的EDA工具進(jìn)展電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開(kāi)發(fā)。由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)言語(yǔ)的規(guī)范化以及設(shè)計(jì)過(guò)程幾乎與所用器件的硬件構(gòu)造無(wú)關(guān)，因此設(shè)計(jì)開(kāi)發(fā)勝利的各類(lèi)邏輯功能塊軟件有很好的兼容性和可移植性。它們幾乎可用于任何型號(hào)和規(guī)模的FPGA/CPLD中，從而使得產(chǎn)品設(shè)計(jì)效率大幅度提高，可以在很短時(shí)間內(nèi)完成非常復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)最珍

18、貴的特征。美國(guó)IT公司以為，一個(gè)ASIC 80%的功能可用IP核等現(xiàn)成邏輯合成。而未來(lái)大系統(tǒng)的FPGA/CPLD設(shè)計(jì)僅僅是各類(lèi)再運(yùn)用邏輯與IP核(Core)的拼裝，其設(shè)計(jì)周期將更短。 第1章 緒 論與ASIC設(shè)計(jì)相比，F(xiàn)PGA/CPLD顯著的優(yōu)勢(shì)是開(kāi)發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場(chǎng)順應(yīng)才干強(qiáng)和硬件晉級(jí)盤(pán)旋余地大，而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)展后，可將在消費(fèi)中充分檢驗(yàn)過(guò)的VHDL設(shè)計(jì)迅速投產(chǎn)。對(duì)于一個(gè)開(kāi)發(fā)工程，終究是選擇FPGA還是選擇CPLD 呢? 主要看開(kāi)發(fā)工程本身的需求。對(duì)于普通規(guī)模，且產(chǎn)量不是很大的產(chǎn)品工程，通常運(yùn)用CPLD比較好。對(duì)于大規(guī)模的邏輯設(shè)計(jì)、ASIC設(shè)計(jì)，或單片系統(tǒng)設(shè)計(jì)，

19、那么多采用FPGA。另外，F(xiàn)PGA掉電后將喪失原有的邏輯信息，所以在適用中需求為FPGA芯片配置一個(gè)公用ROM。 第1章 緒 論1.3.2 . 硬件描畫(huà)言語(yǔ)硬件描畫(huà)言語(yǔ)(HDL) 常用的硬件描畫(huà)言語(yǔ)有常用的硬件描畫(huà)言語(yǔ)有VHDL、Verilog、ABEL。 VHDL：作為：作為IEEE的工業(yè)規(guī)范硬件描畫(huà)言語(yǔ)，在電子工程的工業(yè)規(guī)范硬件描畫(huà)言語(yǔ)，在電子工程領(lǐng)域，已成為現(xiàn)實(shí)上的通用硬件描畫(huà)言語(yǔ)。領(lǐng)域，已成為現(xiàn)實(shí)上的通用硬件描畫(huà)言語(yǔ)。 Verilog：支持的：支持的EDA工具較多，適用于工具較多，適用于RTL級(jí)和門(mén)電路級(jí)和門(mén)電路級(jí)的描畫(huà)，其綜合過(guò)程較級(jí)的描畫(huà)，其綜合過(guò)程較VHDL稍簡(jiǎn)單，但其在高級(jí)描畫(huà)

20、方面稍簡(jiǎn)單，但其在高級(jí)描畫(huà)方面不如不如VHDL。 ABEL：一種支持各種不同輸入方式的：一種支持各種不同輸入方式的HDL，被廣泛用于，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其言語(yǔ)描畫(huà)的獨(dú)立各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其言語(yǔ)描畫(huà)的獨(dú)立性，因此適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。性，因此適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。 有專(zhuān)家以為，在新世紀(jì)中，有專(zhuān)家以為，在新世紀(jì)中，VHDL與與Verilog言語(yǔ)將承當(dāng)幾言語(yǔ)將承當(dāng)幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)義務(wù)。乎全部的數(shù)字系統(tǒng)設(shè)計(jì)義務(wù)。第1章 緒 論1.3.3 EDA軟件開(kāi)發(fā)工具軟件開(kāi)發(fā)工具1主流廠家的主流廠家的EDA軟件工具軟件工具目前

21、比較流行的、主流廠家的目前比較流行的、主流廠家的EDA軟件工具有軟件工具有Altera公司公司的的Quartus 、Xilinx的的ISE/ISE-WebPACK Series和和Lattice公公司的司的ispLEVER。這些軟件的根本功能一樣，主要差別在于：。這些軟件的根本功能一樣，主要差別在于： 面向的目的器件不一樣；面向的目的器件不一樣； 性能各有優(yōu)劣。性能各有優(yōu)劣。 第1章 緒 論 (1) Quartus ：是Altera公司新近推出的EDA軟件工具，其設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。第三方的綜合工具，如Leonard

22、o Spectrum、Synplify Pro、FPGA Compiler有著更好的綜合效果，因此通常建議運(yùn)用這些工具來(lái)完成VHDL/Verilog源程序的綜合。Quartus可以直接調(diào)用這些第三方工具。同樣，Quartus 具備仿真功能，但也支持第三方的仿真工具，如Modelsim。此外，Quartus 為Altera DSP開(kāi)發(fā)包進(jìn)展系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境，它與MATLAB和DSP Builder結(jié)合可以進(jìn)展基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus 還可與SOPC Builder結(jié)合，實(shí)現(xiàn)SOPC系統(tǒng)開(kāi)發(fā)。 第1章 緒 論(2) ISE/I

23、SE-WebPACK Series：是Xilinx公司新近推出的EDA集成軟件開(kāi)發(fā)環(huán)境(Integrated Software Environment，簡(jiǎn)稱(chēng)為ISE)。Xilinx ISE操作簡(jiǎn)易方便，其提供的各種最新改良功能能處理以往各種設(shè)計(jì)上的瓶頸，加快了設(shè)計(jì)與檢驗(yàn)的流程，如Project Navigator(先進(jìn)的設(shè)計(jì)流程導(dǎo)向?qū)I(yè)管理程式)讓顧客能在同一設(shè)計(jì)工程中運(yùn)用Synplicity與 Xilinx的合成工具，混合運(yùn)用VHDL及Verilog HDL源程序，讓設(shè)計(jì)人員能運(yùn)用固有的IP與HDL設(shè)計(jì)資源，達(dá)至最正確的結(jié)果。運(yùn)用者亦可鏈接與啟動(dòng)Xilinx Embedded Design

24、Kit (EDK)XPS公用管理器，以及運(yùn)用新增的Automatic Web Update功能來(lái)監(jiān)視軟件的更新情況，也可讓運(yùn)用者下載更新檔案，以令其ISE的設(shè)定維持最正確形狀。各版本的 ISE 軟件皆支持 Windows 2000、Windows XP 操作系統(tǒng)。 第1章 緒 論 (3) ispLEVER：是：是Lattice 公司最新推出的一套公司最新推出的一套EDA軟件。軟件。提供設(shè)計(jì)輸入、提供設(shè)計(jì)輸入、HDL綜合、驗(yàn)證、器件適配、規(guī)劃布線(xiàn)、編程綜合、驗(yàn)證、器件適配、規(guī)劃布線(xiàn)、編程和在系統(tǒng)設(shè)計(jì)調(diào)試。設(shè)計(jì)輸入可采用原理圖、硬件描畫(huà)言語(yǔ)、和在系統(tǒng)設(shè)計(jì)調(diào)試。設(shè)計(jì)輸入可采用原理圖、硬件描畫(huà)言語(yǔ)、混

25、合輸入三種方式。能對(duì)所設(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)展功能仿真混合輸入三種方式。能對(duì)所設(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)展功能仿真和時(shí)序仿真。軟件中含有不同的工具，適用于各個(gè)設(shè)計(jì)階段。和時(shí)序仿真。軟件中含有不同的工具，適用于各個(gè)設(shè)計(jì)階段。軟件包含軟件包含Synplicity公司的公司的“Synplify、Exemplar Logic公司的公司的“Leonardo綜合工具和綜合工具和Lattice公司的公司的ispVM器件編程工具。器件編程工具。ispLEVER軟件提供應(yīng)開(kāi)發(fā)者一個(gè)有力的工具，用于設(shè)計(jì)一切軟件提供應(yīng)開(kāi)發(fā)者一個(gè)有力的工具，用于設(shè)計(jì)一切Lattice公司可編程邏輯產(chǎn)品。軟件不僅支持一切公司可編程邏輯產(chǎn)品。軟

26、件不僅支持一切Lattice公司的公司的ispLSI、MACH、ispGDX、ispGAL、GAL器件，還支持器件，還支持Lattice公司新的公司新的FPGA、FPSC、ispXPGATM和和ispXPLDTM產(chǎn)產(chǎn)品系列。這使得品系列。這使得ispLEVER的用戶(hù)可以設(shè)計(jì)一切的用戶(hù)可以設(shè)計(jì)一切Lattice公司的業(yè)公司的業(yè)界領(lǐng)先的界領(lǐng)先的FPGA、FPSC、CPLD產(chǎn)品而不用學(xué)習(xí)新的設(shè)計(jì)工具。產(chǎn)品而不用學(xué)習(xí)新的設(shè)計(jì)工具。第1章 緒 論2第三方EDA工具在基于EDA技術(shù)的實(shí)踐開(kāi)發(fā)設(shè)計(jì)中，由于所選用的EDA工具軟件的某些性能受局限或不夠好，為了使本人的設(shè)計(jì)整體性能最正確，往往需求運(yùn)用第三方工具。

27、業(yè)界最流行的第三方EDA工具有：邏輯綜合性能最好的Synplify和仿真功能最強(qiáng)大的ModelSim。 第1章 緒 論(1) Synplify：是Synplicity公司(該公司如今是Cadence的子公司)的著名產(chǎn)品，是一個(gè)邏輯綜合性能最好的FPGA和CPLD的邏輯綜合工具。它支持工業(yè)規(guī)范的Verilog和VHDL硬件描畫(huà)言語(yǔ)，能以很高的效率將它們的文本文件轉(zhuǎn)換為高性能的面向流行器件的設(shè)計(jì)網(wǎng)表；它在綜合后還可以生成VHDL和Verilog仿真網(wǎng)表，以便對(duì)原設(shè)計(jì)進(jìn)展功能仿真；它具有符號(hào)化的FSM編譯器，以實(shí)現(xiàn)高級(jí)的形狀機(jī)轉(zhuǎn)化，并有一個(gè)內(nèi)置的言語(yǔ)敏感的編輯器；它的編輯窗口可以在HDL源文件高亮顯

28、示綜合后的錯(cuò)誤，以便可以迅速定位和糾正所出現(xiàn)的問(wèn)題；它具有圖形調(diào)試功能，在編譯和綜合后可以以圖形方式(RTL圖、Technology圖)察看結(jié)果；它具有將VHDL文件轉(zhuǎn)換成RTL圖形的功能，這非常有利于VHDL的速成學(xué)習(xí)；它可以生成針對(duì)Actel、Altera、Lattice、Lucent、Philips、Quicklogic、Vantis(AMD)和Xilinx公司器件的網(wǎng)表；它支持VHDL 10761993規(guī)范和Verilog 42019規(guī)范。 第1章 緒 論(2) ModelSim：是Model Technology公司(該公司如今是Mentor Graphics的子公司)的著名產(chǎn)品，支

29、持VHDL和Verilog的混合仿真。運(yùn)用它可以進(jìn)展三個(gè)層次的仿真，即RTL(存放器傳輸層次)、Functional(功能)和Gate-Level(門(mén)級(jí))。RTL級(jí)仿真僅驗(yàn)證設(shè)計(jì)的功能，沒(méi)有時(shí)序信息；功能級(jí)仿真是經(jīng)過(guò)綜合器邏輯綜合后，針對(duì)特定目的器件生成的VHDL網(wǎng)表進(jìn)展的仿真；門(mén)級(jí)仿真是經(jīng)過(guò)布線(xiàn)器、適配器后，對(duì)生成的門(mén)級(jí)VHDL網(wǎng)表進(jìn)展的仿真，此時(shí)在VHDL網(wǎng)表中含有準(zhǔn)確的時(shí)序延遲信息，因此可以得到與硬件相對(duì)應(yīng)的時(shí)序仿真結(jié)果。ModelSim VHDL支持IEEE 10761987和IEEE 10761993規(guī)范。ModelSim Verilog基于IEEE 42019規(guī)范，在此根底上針對(duì)O

30、pen Verilog規(guī)范進(jìn)展了擴(kuò)展。此外，ModelSim支持SDF1.0、2.0和2.1，還有VITAL 2.2b和VITAL95。 第1章 緒 論1.3.4 EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)提供芯片下載電路及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)提供芯片下載電路及EDA實(shí)驗(yàn)實(shí)驗(yàn)/開(kāi)發(fā)的外開(kāi)發(fā)的外圍資源圍資源(類(lèi)似于用于單片機(jī)開(kāi)發(fā)的仿真器類(lèi)似于用于單片機(jī)開(kāi)發(fā)的仿真器)，以供硬件驗(yàn)證用。，以供硬件驗(yàn)證用。普通包括：普通包括： 實(shí)驗(yàn)或開(kāi)發(fā)所需的各類(lèi)根本信號(hào)發(fā)生模塊，實(shí)驗(yàn)或開(kāi)發(fā)所需的各類(lèi)根本信號(hào)發(fā)生模塊，包括時(shí)鐘、脈沖、高低電平等；包括時(shí)鐘、脈沖、高低電平等； FPGA/CPLD輸出信息輸出信息顯示模塊，包括數(shù)

31、碼顯示、發(fā)光管顯示、聲響指示等；顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等； 監(jiān)控程序模塊，提供監(jiān)控程序模塊，提供“電路重構(gòu)軟配置；電路重構(gòu)軟配置； 目的芯片適配目的芯片適配座以及上面的座以及上面的FPGA/CPLD目的芯片和編程下載電路；目的芯片和編程下載電路； 其他轉(zhuǎn)換電路系統(tǒng)及各種擴(kuò)展接口。其他轉(zhuǎn)換電路系統(tǒng)及各種擴(kuò)展接口。目前從事目前從事EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)研討的院校有：清華大學(xué)、實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)研討的院校有：清華大學(xué)、北京理工大學(xué)、復(fù)旦大學(xué)、西安電子科技大學(xué)、東南大學(xué)、北京理工大學(xué)、復(fù)旦大學(xué)、西安電子科技大學(xué)、東南大學(xué)、杭州電子科技大學(xué)等。杭州電子科技大學(xué)等。 第1章 緒 論1.4 ED

32、A軟件系統(tǒng)的構(gòu)成軟件系統(tǒng)的構(gòu)成 EDA技術(shù)研討的對(duì)象是電子設(shè)計(jì)的全過(guò)程，有系統(tǒng)級(jí)、電路級(jí)和物理級(jí)3個(gè)層次的設(shè)計(jì)。其涉及的電子系統(tǒng)從低頻、高頻到微波，從線(xiàn)性到非線(xiàn)性，從模擬到數(shù)字，從通用集成電路到公用集成電路構(gòu)造的電子系統(tǒng)，因此EDA技術(shù)研討的范疇相當(dāng)廣泛。假設(shè)從公用集成電路ASIC開(kāi)發(fā)與運(yùn)用角度看，EDA軟件系統(tǒng)該當(dāng)包含以下子模塊：設(shè)計(jì)輸入子模塊、設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊、分析驗(yàn)證子模塊、綜合仿真子模塊、規(guī)劃布線(xiàn)子模塊等。第1章 緒 論 (1) 設(shè)計(jì)輸入子模塊：該模塊接受用戶(hù)的設(shè)計(jì)描畫(huà)，并進(jìn)展語(yǔ)義正確性、語(yǔ)法規(guī)那么的檢查，檢查經(jīng)過(guò)后，將用戶(hù)的設(shè)計(jì)描畫(huà)數(shù)據(jù)轉(zhuǎn)換為EDA軟件系統(tǒng)的內(nèi)部數(shù)據(jù)格式，存入設(shè)計(jì)數(shù)據(jù)

33、庫(kù)被其他子模塊調(diào)用。設(shè)計(jì)輸入子模塊不僅能接受圖形描畫(huà)輸入、硬件描畫(huà)言語(yǔ)(HDL)描畫(huà)輸入，還能接受圖文混合描畫(huà)輸入。該子模塊普通包含針對(duì)不同描畫(huà)方式的編輯器，如圖形編輯器、文本編輯器等，同時(shí)包含對(duì)應(yīng)的分析器。 (2) 設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊：該模塊存放系統(tǒng)提供的庫(kù)單元以及用戶(hù)的設(shè)計(jì)描畫(huà)和中間設(shè)計(jì)結(jié)果。 第1章 緒 論 (3) 分析驗(yàn)證子模塊：該模塊包括各個(gè)層次的模擬驗(yàn)證、設(shè)計(jì)規(guī)那么的檢查、缺點(diǎn)診斷等。 (4) 綜合仿真子模塊：該模塊包括各個(gè)層次的綜合工具，理想的情況是：從高層次到低層次的綜合仿真全部由EDA工具自動(dòng)實(shí)現(xiàn)。第1章 緒 論 (5) 規(guī)劃布線(xiàn)子模塊：該模塊實(shí)現(xiàn)由邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，因

34、此與物理實(shí)現(xiàn)的方式親密相關(guān)。例如，最終的物理實(shí)現(xiàn)可以是門(mén)陣列、可編程邏輯器件等，由于對(duì)應(yīng)的器件不同，因此各自的規(guī)劃布線(xiàn)工具會(huì)有很大的差別。 近些年，許多消費(fèi)可編程邏輯器件的公司都相繼推出適于開(kāi)發(fā)本人公司器件的EDA工具，這些工具普通都具有上面提到的各個(gè)模塊，操作簡(jiǎn)單，對(duì)硬件環(huán)境要求低，運(yùn)轉(zhuǎn)平臺(tái)是PC機(jī)和Windows或Windows NT操作系統(tǒng)。如Xilinx、Altera、Lattice、Actel、AMD等器件公司都有本人的EDA工具。第1章 緒 論 EDA工具不只面向ASIC的運(yùn)用與開(kāi)發(fā)，還有涉及電子設(shè)計(jì)各個(gè)方面的EDA工具，包括數(shù)字電路設(shè)計(jì)、模擬電路設(shè)計(jì)、數(shù)?；旌显O(shè)計(jì)、系統(tǒng)設(shè)計(jì)、仿真

35、驗(yàn)證等電子設(shè)計(jì)的許多領(lǐng)域。這些工具對(duì)硬件環(huán)境要求高，普通運(yùn)轉(zhuǎn)平臺(tái)要求是任務(wù)站和UNIX操作系統(tǒng)，功能齊全、性能優(yōu)良，普通由專(zhuān)門(mén)開(kāi)發(fā)EDA軟件工具的軟件公司提供，如Cadence、Mentel Graphics、Viewlogic、Synopsys等軟件公司都有其特征工具。第1章 緒 論1.5 EDA工具的開(kāi)展趨勢(shì)工具的開(kāi)展趨勢(shì) 1. 設(shè)計(jì)輸入工具的開(kāi)展趨勢(shì) 早期EDA工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，以文字和圖形作為設(shè)計(jì)載體和文件，將設(shè)計(jì)信息加載到后續(xù)的EDA工具，完成設(shè)計(jì)分析任務(wù)。原理圖輸入方式的優(yōu)點(diǎn)是直觀，能滿(mǎn)足以設(shè)計(jì)分析為主的普通要求，但是原理圖輸入方式不適宜用EDA綜合工具。20世紀(jì)

36、80年代末，電子設(shè)計(jì)開(kāi)場(chǎng)采用新的綜合工具，設(shè)計(jì)描畫(huà)開(kāi)場(chǎng)由原理圖設(shè)計(jì)描畫(huà)轉(zhuǎn)向以各種硬件描畫(huà)言語(yǔ)為主的編程方式。用硬件描畫(huà)言語(yǔ)描畫(huà)設(shè)計(jì)，更接近系統(tǒng)行為描畫(huà)，且便于綜合，更適于傳送和修正設(shè)計(jì)信息，還可以建立獨(dú)立于工藝的設(shè)計(jì)文件，不便之處是不太直觀，要求設(shè)計(jì)師學(xué)會(huì)編程。第1章 緒 論 很多電子設(shè)計(jì)師都具有原理圖設(shè)計(jì)的閱歷，不具有編程閱歷，所以依然希望繼續(xù)在比較熟習(xí)的符號(hào)與圖形環(huán)境中完成設(shè)計(jì)，而不是利用編程完成設(shè)計(jì)。為此，EDA公司在90年代相繼推出一批圖形化免編程的設(shè)計(jì)輸入工具，它們?cè)试S設(shè)計(jì)師用他們最方便并熟習(xí)的設(shè)計(jì)方式，如框圖、形狀圖、真值表和邏輯方程建立設(shè)計(jì)文件，然后由EDA工具自動(dòng)生成綜合所需的

37、硬件描畫(huà)言語(yǔ)文件。第1章 緒 論 2. 具有混合信號(hào)處置才干的EDA工具 目前，數(shù)字電路設(shè)計(jì)的EDA工具遠(yuǎn)比模擬電路的EDA工具多，模擬集成電路EDA工具開(kāi)發(fā)的難度較大，但是，由于物理量本身多以模擬方式存在，所以實(shí)現(xiàn)高性能的復(fù)雜電子系統(tǒng)的設(shè)計(jì)離不開(kāi)模擬信號(hào)。因此，20世紀(jì)90年代以來(lái)EDA工具廠商都比較注重?cái)?shù)/模混合信號(hào)設(shè)計(jì)工具的開(kāi)發(fā)。對(duì)數(shù)字信號(hào)的言語(yǔ)描畫(huà)，IEEE曾經(jīng)制定了VHDL規(guī)范，對(duì)模擬信號(hào)的言語(yǔ)正在制定AHDL規(guī)范，此外還提出了對(duì)微波信號(hào)的MHDL描畫(huà)言語(yǔ)。 具有混合信號(hào)設(shè)計(jì)才干的EDA工具能處置含有數(shù)字信號(hào)處置、公用集成電路宏單元、數(shù)模變換和模數(shù)變換模塊、各種壓控振蕩器在內(nèi)的混合系

38、統(tǒng)設(shè)計(jì)。美國(guó)Cadence、Synopsys等公司開(kāi)發(fā)的EDA工具曾經(jīng)具有混合設(shè)計(jì)才干。第1章 緒 論 3. 更為有效的仿真工具的開(kāi)展 通常，可以將電子系統(tǒng)設(shè)計(jì)的仿真過(guò)程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過(guò)程的電路級(jí)仿真。系統(tǒng)級(jí)仿真主要驗(yàn)證系統(tǒng)的功能；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性能，決議怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。在整個(gè)電子設(shè)計(jì)過(guò)程中仿真是破費(fèi)時(shí)間最多的任務(wù)也是占用EDA工具資源最多的一個(gè)環(huán)節(jié)。通常，設(shè)計(jì)活動(dòng)的大部分時(shí)間在做仿真，如驗(yàn)證設(shè)計(jì)的有效性、測(cè)試設(shè)計(jì)的精度、處置和保證設(shè)計(jì)要求等。仿真過(guò)程中仿真收斂的快慢同樣是關(guān)鍵要素之一。提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系統(tǒng)級(jí)仿真

39、中系統(tǒng)級(jí)模型的建模，電路級(jí)仿真中電路級(jí)模型的建模。估計(jì)在下一代EDA工具中，仿真工具將有一個(gè)較大的開(kāi)展。第1章 緒 論 4. 更為理想的設(shè)計(jì)綜合工具的開(kāi)發(fā) 今天，電子系統(tǒng)和電路的集成規(guī)模越來(lái)越大，幾乎不能夠直接面向幅員做設(shè)計(jì)，假設(shè)要找出幅員中的錯(cuò)誤，更是難上加難。將設(shè)計(jì)者的精神從繁瑣的幅員設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期的算法開(kāi)發(fā)和功能驗(yàn)證上，這是設(shè)計(jì)綜合工具要到達(dá)的目的。高層次設(shè)計(jì)綜合工具可以將低層次的硬件設(shè)計(jì)一同轉(zhuǎn)換到物理級(jí)的設(shè)計(jì)，實(shí)現(xiàn)不同層次的不同方式的設(shè)計(jì)描畫(huà)轉(zhuǎn)換，經(jīng)過(guò)各種綜合算法實(shí)現(xiàn)設(shè)計(jì)目的所規(guī)定的優(yōu)化設(shè)計(jì)。當(dāng)然，設(shè)計(jì)者的閱歷在設(shè)計(jì)綜合中仍將起到重要的作用，自動(dòng)綜合工具將有效地提高優(yōu)化設(shè)計(jì)

40、效率。第1章 緒 論 設(shè)計(jì)綜合工具由最初的只能實(shí)現(xiàn)邏輯綜合，逐漸開(kāi)展到可以實(shí)現(xiàn)設(shè)計(jì)前端的綜合，直到設(shè)計(jì)后端的幅員綜合以及測(cè)試綜合的理想且完好的綜合工具。設(shè)計(jì)前端的綜合工具，可以實(shí)現(xiàn)從算法級(jí)的行為描畫(huà)到存放器傳輸級(jí)構(gòu)造描畫(huà)的轉(zhuǎn)換，給出滿(mǎn)足約束條件的硬件構(gòu)造。在確定存放器傳輸構(gòu)造描畫(huà)后，由邏輯綜合工具完成硬件的門(mén)級(jí)構(gòu)造的描畫(huà)，邏輯綜合的結(jié)果將作為幅員綜合的輸入數(shù)據(jù)，進(jìn)展幅員綜合。幅員綜合那么是將門(mén)級(jí)和電路級(jí)的構(gòu)造描畫(huà)轉(zhuǎn)換成物理幅員的描畫(huà)，幅員綜合時(shí)將經(jīng)過(guò)自動(dòng)交互的設(shè)計(jì)環(huán)境，實(shí)現(xiàn)按面積、速度和功率完成規(guī)劃布線(xiàn)的優(yōu)化，實(shí)現(xiàn)最正確的幅員設(shè)計(jì)。人們希望將設(shè)計(jì)測(cè)試任務(wù)盡能夠地提早到設(shè)計(jì)前期，以便縮短設(shè)計(jì)周期

41、，減少測(cè)試費(fèi)用，因此測(cè)試綜合貫穿在設(shè)計(jì)過(guò)程的一直。測(cè)試綜合時(shí)可以消除設(shè)計(jì)中的冗余邏輯，診斷不可測(cè)的邏輯構(gòu)造，自動(dòng)插入可測(cè)性構(gòu)造，生成測(cè)試向量；當(dāng)整個(gè)電路設(shè)計(jì)完成時(shí)，測(cè)試設(shè)計(jì)也隨之完成。第1章 緒 論 面對(duì)當(dāng)今飛速開(kāi)展的電子產(chǎn)品市場(chǎng)，電子設(shè)計(jì)人員需求更加適用、快捷的EDA工具，運(yùn)用一致的集成化設(shè)計(jì)環(huán)境，改動(dòng)傳統(tǒng)設(shè)計(jì)思緒，即優(yōu)先思索詳細(xì)物理實(shí)現(xiàn)方式，而將精神集中到設(shè)計(jì)構(gòu)思、方案比較和尋覓優(yōu)化設(shè)計(jì)等方面，以最快的速度開(kāi)發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。今天的EDA工具將向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、運(yùn)用方便的方向開(kāi)展。第1章 緒 論1.6 EDA的工程設(shè)計(jì)流程的工程設(shè)計(jì)流程1.6.1 FPGA/CPLD工

42、程設(shè)計(jì)流程工程設(shè)計(jì)流程假設(shè)我們需求建造一棟樓房，第一，我們需求進(jìn)展假設(shè)我們需求建造一棟樓房，第一，我們需求進(jìn)展“建筑建筑設(shè)計(jì)設(shè)計(jì)用各種設(shè)計(jì)圖紙把我們的建筑想象表示出來(lái)；第用各種設(shè)計(jì)圖紙把我們的建筑想象表示出來(lái)；第二，我們要進(jìn)展二，我們要進(jìn)展“建筑預(yù)算建筑預(yù)算根據(jù)投資規(guī)模、擬建樓房的根據(jù)投資規(guī)模、擬建樓房的構(gòu)造及有關(guān)建房的閱歷數(shù)據(jù)等計(jì)算需求多少根本建筑資料構(gòu)造及有關(guān)建房的閱歷數(shù)據(jù)等計(jì)算需求多少根本建筑資料(如如磚、水泥、預(yù)制塊、門(mén)、窗戶(hù)等磚、水泥、預(yù)制塊、門(mén)、窗戶(hù)等)；第三，根據(jù)建筑設(shè)計(jì)和建；第三，根據(jù)建筑設(shè)計(jì)和建筑預(yù)算進(jìn)展筑預(yù)算進(jìn)展“施工設(shè)計(jì)施工設(shè)計(jì)這些磚、水泥、預(yù)制塊、門(mén)、窗這些磚、水泥、預(yù)

43、制塊、門(mén)、窗戶(hù)等詳細(xì)砌在房子的什么部位，相互之間怎樣銜接；第四，戶(hù)等詳細(xì)砌在房子的什么部位，相互之間怎樣銜接；第四，根據(jù)施工圖進(jìn)展根據(jù)施工圖進(jìn)展“建筑施工建筑施工將這些磚、水泥、預(yù)制塊、將這些磚、水泥、預(yù)制塊、門(mén)、窗戶(hù)等按照規(guī)定施工建成一棟樓房；最后，施工終了后，門(mén)、窗戶(hù)等按照規(guī)定施工建成一棟樓房；最后，施工終了后，還要進(jìn)展還要進(jìn)展“建筑驗(yàn)收建筑驗(yàn)收檢驗(yàn)所建樓房能否符合設(shè)計(jì)要求。檢驗(yàn)所建樓房能否符合設(shè)計(jì)要求。同時(shí)，在整個(gè)建立過(guò)程中，我們能夠需求做出某些同時(shí)，在整個(gè)建立過(guò)程中，我們能夠需求做出某些“建筑模型建筑模型或進(jìn)展某些或進(jìn)展某些“建筑實(shí)驗(yàn)。建筑實(shí)驗(yàn)。 第1章 緒 論那么，對(duì)于目的器件為FP

44、GA和CPLD的VHDL設(shè)計(jì)，其工程設(shè)計(jì)步驟如何呢？FPGA/CPLD的工程設(shè)計(jì)流程與上面所描畫(huà)的基建流程類(lèi)似：第一，需求進(jìn)展“源程序的編輯和編譯用一定的邏輯表達(dá)手段將設(shè)計(jì)表達(dá)出來(lái)；第二，要進(jìn)展“邏輯綜合將用一定的邏輯表達(dá)手段表達(dá)出來(lái)的設(shè)計(jì)，經(jīng)過(guò)一系列的操作，分解成一系列的根本邏輯電路及對(duì)應(yīng)關(guān)系(電路分解)；第三，要進(jìn)展“目的器件的布線(xiàn)/適配在選定的目的器件中建立這些根本邏輯電路及對(duì)應(yīng)關(guān)系(邏輯實(shí)現(xiàn))；第四，目的器件的編程/下載將前面的軟件設(shè)計(jì)經(jīng)過(guò)編程變成詳細(xì)的設(shè)計(jì)系統(tǒng)(物理實(shí)現(xiàn))；最后，要進(jìn)展硬件仿真/硬件測(cè)試驗(yàn)證所設(shè)計(jì)的系統(tǒng)能否符合設(shè)計(jì)要求。同時(shí)，在設(shè)計(jì)過(guò)程中要進(jìn)展有關(guān)“仿真模擬有關(guān)設(shè)計(jì)結(jié)

45、果，看能否與設(shè)計(jì)想象相符。綜上所述，F(xiàn)PGA/CPLD的工程設(shè)計(jì)的根本流程如圖1.1所示，現(xiàn)詳細(xì)論述如下。第1章 緒 論圖1.1 FPGA/CPLD工程設(shè)計(jì)流程圖 第1章 緒 論 1. 源程序的編輯和編譯 利用EDA技術(shù)進(jìn)展一項(xiàng)工程設(shè)計(jì)，首先需利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達(dá)出來(lái)，進(jìn)展排錯(cuò)編譯，變成VHDL文件格式，為進(jìn)一步的邏輯綜協(xié)作預(yù)備。 常用的源程序輸入方式有三種。第1章 緒 論 (1) 原理圖輸入方式：利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)展輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫(huà)的電路原理圖(請(qǐng)留意，這種原理圖與利用Protel畫(huà)的

46、原理圖有本質(zhì)的區(qū)別)與傳統(tǒng)的器件銜接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，本人也可以根據(jù)需求設(shè)計(jì)元件。然而原理圖輸入法的優(yōu)點(diǎn)同時(shí)也是它的缺陷： 隨著設(shè)計(jì)規(guī)模增大，設(shè)計(jì)的易讀性迅速下降，對(duì)于圖中密密麻麻的電路連線(xiàn)，極難搞清電路的實(shí)踐功能； 一旦完成，電路構(gòu)造的改動(dòng)將非常困難，因此幾乎沒(méi)有可再利用的設(shè)計(jì)模塊； 移植困難、入檔困難、交流困難、設(shè)計(jì)交付困難，由于不能夠存在一個(gè)規(guī)范化的原理圖編輯器。第1章 緒 論 (2) 形狀圖輸入方式：以圖形的方式表示形狀圖進(jìn)展輸入。當(dāng)填好時(shí)鐘信號(hào)名、形狀轉(zhuǎn)換條件、形狀機(jī)類(lèi)型等要素后，就可以自動(dòng)生成VHDL程序。這種設(shè)計(jì)方式簡(jiǎn)化了形狀

47、機(jī)的設(shè)計(jì)，比較流行。 (3) VHDL軟件程序的文本方式：最普通化、最具普遍性的輸入方法，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。第1章 緒 論 2邏輯綜合和優(yōu)化邏輯綜合和優(yōu)化欲把欲把VHDL的軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性?huà)煦^，需求利用的軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性?huà)煦^，需求利用EDA軟件系統(tǒng)的綜合器進(jìn)展邏輯綜合。軟件系統(tǒng)的綜合器進(jìn)展邏輯綜合。所謂邏輯綜合，就是將電路的高級(jí)言語(yǔ)描畫(huà)所謂邏輯綜合，就是將電路的高級(jí)言語(yǔ)描畫(huà)(如如HDL、原、原理圖或形狀圖形的描畫(huà)理圖或形狀圖形的描畫(huà))轉(zhuǎn)換成低級(jí)的，可與轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD或構(gòu)或構(gòu)成成ASIC的門(mén)陣列根本構(gòu)造相映射的網(wǎng)表文件。

48、邏輯映射的過(guò)程，的門(mén)陣列根本構(gòu)造相映射的網(wǎng)表文件。邏輯映射的過(guò)程，就是將電路的高級(jí)描畫(huà)，針對(duì)給定硬件構(gòu)造組件，進(jìn)展編譯、就是將電路的高級(jí)描畫(huà)，針對(duì)給定硬件構(gòu)造組件，進(jìn)展編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門(mén)級(jí)電路甚至更底層的電路描畫(huà)優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門(mén)級(jí)電路甚至更底層的電路描畫(huà)文件的過(guò)程。網(wǎng)表文件就是按照某種規(guī)定描畫(huà)電路的根本組成文件的過(guò)程。網(wǎng)表文件就是按照某種規(guī)定描畫(huà)電路的根本組成及如何相互銜接的文件。及如何相互銜接的文件。 第1章 緒 論 由于VHDL仿真器的行為仿真功能是面向高層次的系統(tǒng)仿真，只能對(duì)VHDL的系統(tǒng)描畫(huà)作可行性的評(píng)價(jià)測(cè)試，不針對(duì)任何硬件系統(tǒng)，因此基于這一仿真層次的許多V

49、HDL語(yǔ)句不能被綜合器所接受。這就是說(shuō)，這類(lèi)語(yǔ)句的描畫(huà)無(wú)法在硬件系統(tǒng)中實(shí)現(xiàn)(至少是現(xiàn)階段)，這時(shí)，綜合器不支持的語(yǔ)句在綜合過(guò)程中將忽略掉。綜合器對(duì)源VHDL文件的綜合是針對(duì)某一PLD供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果是可以為硬件系統(tǒng)所接受，具有硬件可實(shí)現(xiàn)性。第1章 緒 論 3. 目的器件的布線(xiàn)/適配 邏輯綜合經(jīng)過(guò)后必需利用適配器將綜合后的網(wǎng)表文件針對(duì)某一詳細(xì)的目的器進(jìn)展邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線(xiàn)與操作，適配完成后可以利用適配所產(chǎn)生的仿真文件作準(zhǔn)確的時(shí)序仿真。第1章 緒 論 由于VHDL仿真器的行為仿真功能是面向高層次的系統(tǒng)仿真，只能對(duì)VHDL的系統(tǒng)描畫(huà)作可

50、行性的評(píng)價(jià)測(cè)試，不針對(duì)任何硬件系統(tǒng)，因此基于這一仿真層次的許多VHDL語(yǔ)句不能被綜合器所接受。這就是說(shuō)，這類(lèi)語(yǔ)句的描畫(huà)無(wú)法在硬件系統(tǒng)中實(shí)現(xiàn)(至少是現(xiàn)階段)，這時(shí)，綜合器不支持的語(yǔ)句在綜合過(guò)程中將被忽略掉。綜合器對(duì)VHDL源文件的綜合是針對(duì)某一PLD供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果是可以為硬件系統(tǒng)所接受的，具有硬件可實(shí)現(xiàn)性。 第1章 緒 論 4. 目的器件的編程/下載 假設(shè)編譯、綜合、布線(xiàn)/適配和行為仿真、功能仿真、時(shí)序仿真等過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿(mǎn)足原設(shè)計(jì)的要求，那么可以將由FPGA/CPLD布線(xiàn)/適配器產(chǎn)生的配置/下載文件經(jīng)過(guò)編程器或下載電纜載入目的芯片F(xiàn)PGA或CPLD中。第1章 緒

51、 論5. 設(shè)計(jì)過(guò)程中的有關(guān)仿真設(shè)計(jì)過(guò)程中的仿真有三種，分別是行為仿真、功能仿真和時(shí)序仿真。所謂行為仿真，就是將VHDL設(shè)計(jì)源程序直接送到VHDL仿真器中所進(jìn)展的仿真。該仿真只是根據(jù)VHDL的語(yǔ)義進(jìn)展的，與詳細(xì)電路沒(méi)有關(guān)系。在這種仿真中，可以充分發(fā)揚(yáng)VHDL中的適用于仿真控制的語(yǔ)句及有關(guān)的預(yù)定義函數(shù)和庫(kù)文件。 第1章 緒 論 所謂功能仿真，就是將綜合后的VHDL網(wǎng)表文件再送到VHDL仿真器中所進(jìn)展的仿真。這時(shí)的仿真僅對(duì)VHDL描畫(huà)的邏輯功能進(jìn)展測(cè)試模擬，以了解其實(shí)現(xiàn)的功能能否滿(mǎn)足原設(shè)計(jì)的要求，仿真過(guò)程不涉及詳細(xì)器件的硬件特性，如延時(shí)特性。該仿真的結(jié)果與門(mén)級(jí)仿真器所做的功能仿真結(jié)果根本一致。綜合之

52、后的VHDL網(wǎng)表文件采用VHDL語(yǔ)法，首先描畫(huà)了最根本的門(mén)電路，然后將這些門(mén)電路用例化語(yǔ)句銜接起來(lái)。描畫(huà)的電路與生成的EDIF/XNF等網(wǎng)表文件一致。 第1章 緒 論 所謂時(shí)序仿真，就是將布線(xiàn)器/適配器所產(chǎn)生的VHDL網(wǎng)表文件送到VHDL仿真器中所進(jìn)展的仿真。該仿真已將器件特性思索進(jìn)去了，因此可以得到準(zhǔn)確的時(shí)序仿真結(jié)果。布線(xiàn)/適配處置后生成的VHDL網(wǎng)表文件中包含了較為準(zhǔn)確的延時(shí)信息，網(wǎng)表文件中描畫(huà)的電路構(gòu)造與布線(xiàn)/適配后的結(jié)果是一致的。 第1章 緒 論需求留意的是，圖1.1中有兩個(gè)仿真器，一個(gè)是VHDL仿真器，另一個(gè)是門(mén)級(jí)仿真器，它們都能進(jìn)展功能仿真和時(shí)序仿真。所不同的是仿真用的文件格式不同

53、，即網(wǎng)表文件不同。所謂的網(wǎng)表(Netlist)，是特指電路網(wǎng)絡(luò)，網(wǎng)表文件描畫(huà)了一個(gè)電路網(wǎng)絡(luò)。目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文件。Xilinx XNF網(wǎng)表文件格式也很流行，不過(guò)普通只在運(yùn)用Xilinx的FPGA/CPLD時(shí)才會(huì)用到XNF格式。VHDL文件格式也可以用來(lái)描畫(huà)電路網(wǎng)絡(luò)，即采用VHDL語(yǔ)法描畫(huà)各級(jí)電路互連，稱(chēng)之為VHDL網(wǎng)表。 第1章 緒 論6. 硬件仿真硬件仿真/硬件測(cè)試硬件測(cè)試所謂硬件仿真，就是在所謂硬件仿真，就是在ASIC設(shè)計(jì)中，常利用設(shè)計(jì)中，常利用FPGA對(duì)系統(tǒng)對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)展功能檢測(cè)，經(jīng)過(guò)后再將其的設(shè)計(jì)進(jìn)展功能檢測(cè)，經(jīng)過(guò)后再將其VHDL設(shè)計(jì)以設(shè)計(jì)以

54、ASIC方式實(shí)方式實(shí)現(xiàn)的過(guò)程?，F(xiàn)的過(guò)程。所謂硬件測(cè)試，就是把所謂硬件測(cè)試，就是把FPGA或或CPLD直接用于運(yùn)用系統(tǒng)直接用于運(yùn)用系統(tǒng)的設(shè)計(jì)中，將下載文件下載到的設(shè)計(jì)中，將下載文件下載到FPGA后，對(duì)系統(tǒng)設(shè)計(jì)進(jìn)展功能后，對(duì)系統(tǒng)設(shè)計(jì)進(jìn)展功能檢測(cè)的過(guò)程。檢測(cè)的過(guò)程。 第1章 緒 論 硬件仿真和硬件測(cè)試的目的，是為了在更真實(shí)的環(huán)境中檢驗(yàn)VHDL設(shè)計(jì)的運(yùn)轉(zhuǎn)情況，特別是對(duì)于設(shè)計(jì)上不是非常規(guī)范、語(yǔ)義上含有一定歧義的VHDL程序。普通的仿真器包括VHDL行為仿真器和VHDL功能仿真器，它們對(duì)于同一VHDL設(shè)計(jì)的“了解，即仿真模型的產(chǎn)生，與VHDL綜合器的“了解，即綜合模型的產(chǎn)生，經(jīng)常是不一致的。此外，由于目的

55、器件功能的可行性約束，綜合器對(duì)于設(shè)計(jì)的“了解常在一有限范圍內(nèi)選擇，而VHDL仿真器的“了解是純軟件行為，其“了解的選擇范圍要寬得多。這種“了解的偏向勢(shì)必導(dǎo)致仿真結(jié)果與綜合后實(shí)現(xiàn)的硬件電路在功能上的不一致。當(dāng)然，還有許多其他的要素也會(huì)產(chǎn)生這種不一致。由此可見(jiàn)，VHDL設(shè)計(jì)的硬件仿真和硬件測(cè)試是非常必要的。第1章 緒 論1.6.2 ASIC工程設(shè)計(jì)流程工程設(shè)計(jì)流程 規(guī)范單元設(shè)計(jì)ASIC的優(yōu)點(diǎn)是：(1) 比門(mén)陣列法具有更加靈敏的布圖方法；(2) “規(guī)范單元預(yù)先存在單元庫(kù)中，可以極大地提高設(shè)計(jì)效率；(3) 可以從根本上處理布通率問(wèn)題，可以極大地提高設(shè)計(jì)效率；(4) 可以使設(shè)計(jì)者更多地從設(shè)計(jì)工程的高層次

56、關(guān)注電路的優(yōu)化和性能問(wèn)題；(5) 規(guī)范單元設(shè)計(jì)方式自動(dòng)化程度高、設(shè)計(jì)周期短、設(shè)計(jì)效率高。 第1章 緒 論普通的普通的ASIC從設(shè)計(jì)到制造，其工程設(shè)計(jì)流程如下。從設(shè)計(jì)到制造，其工程設(shè)計(jì)流程如下。1系統(tǒng)規(guī)格闡明系統(tǒng)規(guī)格闡明系統(tǒng)規(guī)格闡明系統(tǒng)規(guī)格闡明(System Specification)就是分析并確定整就是分析并確定整個(gè)系統(tǒng)的功能、要求到達(dá)的性能、物理尺寸，確定采用何個(gè)系統(tǒng)的功能、要求到達(dá)的性能、物理尺寸，確定采用何種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用，最終建立系統(tǒng)的行為種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用，最終建立系統(tǒng)的行為模型，進(jìn)展可行性驗(yàn)證。模型，進(jìn)展可行性驗(yàn)證。 第1章 緒 論2系統(tǒng)劃分系統(tǒng)劃分系統(tǒng)

57、劃分系統(tǒng)劃分(System Division)就是將系統(tǒng)分割成各個(gè)功能子就是將系統(tǒng)分割成各個(gè)功能子模塊，給出子模塊之間的信號(hào)銜接關(guān)系，并驗(yàn)證各個(gè)功能塊模塊，給出子模塊之間的信號(hào)銜接關(guān)系，并驗(yàn)證各個(gè)功能塊的模型，確定系統(tǒng)的關(guān)鍵時(shí)序。的模型，確定系統(tǒng)的關(guān)鍵時(shí)序。3邏輯設(shè)計(jì)與綜合邏輯設(shè)計(jì)與綜合邏輯設(shè)計(jì)與綜合邏輯設(shè)計(jì)與綜合(Logic Design and Synthesis)就是將劃分就是將劃分的各個(gè)子模塊用文本的各個(gè)子模塊用文本(網(wǎng)表或硬件描畫(huà)言語(yǔ)網(wǎng)表或硬件描畫(huà)言語(yǔ))、原理圖等進(jìn)展、原理圖等進(jìn)展詳細(xì)邏輯描畫(huà)。對(duì)于硬件描畫(huà)言語(yǔ)描畫(huà)的設(shè)計(jì)模塊，需求用詳細(xì)邏輯描畫(huà)。對(duì)于硬件描畫(huà)言語(yǔ)描畫(huà)的設(shè)計(jì)模塊，需求用

58、綜合器進(jìn)展綜合，以獲得詳細(xì)的電路網(wǎng)表文件，對(duì)于原理圖綜合器進(jìn)展綜合，以獲得詳細(xì)的電路網(wǎng)表文件，對(duì)于原理圖等描畫(huà)方式描畫(huà)的設(shè)計(jì)模塊，經(jīng)簡(jiǎn)單編譯后可得到邏輯網(wǎng)表等描畫(huà)方式描畫(huà)的設(shè)計(jì)模塊，經(jīng)簡(jiǎn)單編譯后可得到邏輯網(wǎng)表文件。文件。 第1章 緒 論4綜合后仿真綜合后仿真綜合后仿真綜合后仿真(Simulate after Synthesis)就是根據(jù)邏輯綜就是根據(jù)邏輯綜合后得到網(wǎng)表文件，并進(jìn)展仿真驗(yàn)證。合后得到網(wǎng)表文件，并進(jìn)展仿真驗(yàn)證。5幅員設(shè)計(jì)幅員設(shè)計(jì)幅員設(shè)計(jì)幅員設(shè)計(jì)(Layout Design)就是將邏輯設(shè)計(jì)中每一個(gè)邏就是將邏輯設(shè)計(jì)中每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線(xiàn)轉(zhuǎn)換成集成電輯元件、電阻

59、、電容等以及它們之間的連線(xiàn)轉(zhuǎn)換成集成電路制造所需求的幅員信息?？墒止せ蜃詣?dòng)進(jìn)展幅員規(guī)劃路制造所需求的幅員信息?？墒止せ蜃詣?dòng)進(jìn)展幅員規(guī)劃(Floorplanning)、規(guī)劃、規(guī)劃(Placement)、布線(xiàn)、布線(xiàn)(Routing)。這一。這一步由于涉及邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，又稱(chēng)為物理設(shè)計(jì)步由于涉及邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，又稱(chēng)為物理設(shè)計(jì)(Physical Design)。 第1章 緒 論6幅員驗(yàn)證幅員驗(yàn)證幅員驗(yàn)證幅員驗(yàn)證(Layout Verification)主要包括：幅員原理圖比對(duì)主要包括：幅員原理圖比對(duì)(LVS)、設(shè)計(jì)規(guī)那么檢查、設(shè)計(jì)規(guī)那么檢查(DRC)、電氣規(guī)那么檢查、電氣規(guī)那么檢查

60、(ERC)。在手。在手工幅員設(shè)計(jì)中，這是非常重要的一步。工幅員設(shè)計(jì)中，這是非常重要的一步。7參數(shù)提取與后仿真參數(shù)提取與后仿真幅員驗(yàn)證終了后，需進(jìn)展幅員的電路網(wǎng)表提取幅員驗(yàn)證終了后，需進(jìn)展幅員的電路網(wǎng)表提取(NE)和參數(shù)和參數(shù)提取提取(PE)，把提取出的參數(shù)反注，把提取出的參數(shù)反注(Back-Annotate)至網(wǎng)表文件，至網(wǎng)表文件，進(jìn)展最后一步仿真驗(yàn)證任務(wù)。進(jìn)展最后一步仿真驗(yàn)證任務(wù)。8制版、流片制版、流片將設(shè)計(jì)結(jié)果送將設(shè)計(jì)結(jié)果送IC消費(fèi)線(xiàn)進(jìn)展制版、光罩和流片，進(jìn)展實(shí)驗(yàn)消費(fèi)線(xiàn)進(jìn)展制版、光罩和流片，進(jìn)展實(shí)驗(yàn)性消費(fèi)。性消費(fèi)。9芯片測(cè)試芯片測(cè)試測(cè)試芯片能否符合設(shè)計(jì)要求，并評(píng)價(jià)廢品率。測(cè)試芯片能否符合設(shè)