1、數字電子技術及應用數字電子技術及應用第第7章章 半導體存儲器和可編程邏輯器件半導體存儲器和可編程邏輯器件概述概述7.1半導體存儲器半導體存儲器7.2可編程邏輯器件可編程邏輯器件7.37.1 概述概述 半導體存儲器和可編程邏輯器件半導體存儲器和可編程邏輯器件(Programmable Logic Device，PLD）都屬于大規模集成電路（）都屬于大規模集成電路（LSIC）或）或超大規模集成電路超大規模集成電路(VLSIC)。LSIC/VLSIC從應用角度可分從應用角度可分為通用型、專用型、半定制專用型和用戶可編程型四類。為通用型、專用型、半定制專用型和用戶可編程型四類。通用型器件通用型器件和和

2、SSIC、MSIC一樣，是已經定型生產的標準化、一樣，是已經定型生產的標準化、系列化產品。系列化產品。 優點：集成度高、功能強、功耗小、價格便宜、優點：集成度高、功能強、功耗小、價格便宜、適用面廣；適用面廣； 缺點是邏輯功能固定缺點是邏輯功能固定 ，開發研制費用較高，開發研制費用較高 。專用集成電路專用集成電路（Application-Specific Integration Circuits，ASIC）是為某類專門設備或某種專門用途，由工廠根據用戶）是為某類專門設備或某種專門用途，由工廠根據用戶的電路設計圖專門定制的具有特定功能的集成塊，只能用于一的電路設計圖專門定制的具有特定功能的集成塊，

3、只能用于一種或幾種專用設備和系統中。這類芯片比通用型芯片更有利于種或幾種專用設備和系統中。這類芯片比通用型芯片更有利于縮小系統體積，減少信號連線，提高電路可靠性，且利于電路縮小系統體積，減少信號連線，提高電路可靠性，且利于電路保密。缺點是設計、生產成本高，研制周期長，所以除大批量保密。缺點是設計、生產成本高，研制周期長，所以除大批量生產外一般很少采用。生產外一般很少采用。 半定制專用型芯片半定制專用型芯片（Semi-Custom Application-Specific Integration Circuits，SCASIC）是介于通用型和專用型之）是介于通用型和專用型之間的一種間的一種LSI

4、CVLSIC。較典型的有門陣列（。較典型的有門陣列（Gate Array，GA）和標準單元（）和標準單元（Standard Cell，SC）兩種。這種芯片的）兩種。這種芯片的研制工作通常是在用戶和廠家的密切協作下完成的研制工作通常是在用戶和廠家的密切協作下完成的 。 用戶可編程型電路用戶可編程型電路，是一種可由用戶自己定義或改寫功能的，是一種可由用戶自己定義或改寫功能的邏輯器件，稱為邏輯器件，稱為可編程邏輯器件（可編程邏輯器件（PLD）。利用。利用PLD進行邏進行邏輯設計，不僅設計靈活方便，而且具有較理想的性價比，較輯設計，不僅設計靈活方便，而且具有較理想的性價比，較高的性能指標，較低的風險和

5、較短的設計周期，特別適于需高的性能指標，較低的風險和較短的設計周期，特別適于需要反復調試、修改的研制性設計。要反復調試、修改的研制性設計。 PLD是是20世紀世紀70年代發展起來的一種新型年代發展起來的一種新型LSICVLSIC邏輯邏輯器件。從那時以來，它大體經歷了器件。從那時以來，它大體經歷了PROM、PLA、PAL、GAL、EPLD、FPGA和和CPLD等發展過程。其中等發展過程。其中PROM、PLA、PAL和和GAL通常稱為簡單可編程邏輯器件（通常稱為簡單可編程邏輯器件（Simple PLD ，SPLD）或低密度可編程邏輯器件（）或低密度可編程邏輯器件（Low Density PLD ，

6、LDPLD），而），而EPLD、FPGA和和CPLD則被稱為高密度則被稱為高密度可編程邏輯器件（可編程邏輯器件（High Density PLD ，HDPLD）。）。 7.2 半導體存儲器半導體存儲器能存儲大量二值信息的器件能存儲大量二值信息的器件存儲器的容量：存儲器的容量存儲器的容量：存儲器的容量= =字數（字數（m m）位數（位數（n n）例：例： 2 210108 8性能指標性能指標存儲容量存儲容量存儲時間存儲時間分類分類只讀存儲器（只讀存儲器（Read-Only Memory，ROM） 隨機存取存儲器（隨機存取存儲器（Random Access Memory，RAM） 7.2.1 隨機

7、存取存儲器（隨機存取存儲器（RAM）1RAM的基本結構的基本結構 存儲單元有存儲單元有靜態存儲單元靜態存儲單元和和動態存儲單元動態存儲單元兩種。兩種。（1）存儲矩陣）存儲矩陣 靜態隨機存儲器靜態隨機存儲器(SRAM)的存儲單元的存儲單元作才有效。作才有效。電路相連，此時讀寫操電路相連，此時讀寫操的鎖存器才與輸入輸出的鎖存器才與輸入輸出同時導通，存儲單元同時導通，存儲單元都被選中時，都被選中時，只有相應的行、列地址只有相應的行、列地址87TT 動態隨機存儲器動態隨機存儲器(DRAM)的存儲單元的存儲單元RAM的動態存儲單元是利用的動態存儲單元是利用MOS管柵極電容可以存儲電荷管柵極電容可以存儲電

8、荷的原理制成的。的原理制成的。 （2）地址譯碼器）地址譯碼器 地址譯碼器就是用于實現對地址譯碼器就是用于實現對RAM芯片中字單元的選擇，芯片中字單元的選擇，即地址選擇。即地址選擇。 由于由于RAM芯片的存儲容量一般都很大，所以地址譯碼器芯片的存儲容量一般都很大，所以地址譯碼器多采用雙譯碼結構，即將輸入地址分為兩部分，分別由行譯多采用雙譯碼結構，即將輸入地址分為兩部分，分別由行譯碼器和列譯碼器進行譯碼。碼器和列譯碼器進行譯碼。 2. 集成集成RAM芯片芯片 RAM芯片舉例芯片舉例MCM6264是是CMOS靜態靜態RAM。 存儲容量：存儲容量：2138=8K8（位）（位）7.2.2 只讀存儲器只讀

9、存儲器1ROM的基本結構的基本結構存儲容量：存儲容量：2nm（位）（位）實際上，實際上，ROM的地址譯碼器就是由大量的地址譯碼器就是由大量“與與”門組成的，稱門組成的，稱為為“與與”陣列；而存儲矩陣則由大量陣列；而存儲矩陣則由大量“或或”門組成，稱為門組成，稱為“或或”陣列。陣列。 任何邏輯函數寫成最小項表達式后都是若干個最小項之和，任何邏輯函數寫成最小項表達式后都是若干個最小項之和，所以利用上述所以利用上述ROM結構，可以實現任意包含結構，可以實現任意包含n變量的邏輯函變量的邏輯函數。由此可見，數。由此可見，ROM不僅可作為只讀存儲器使用，也可用不僅可作為只讀存儲器使用，也可用于實現任意組合

10、邏輯函數。于實現任意組合邏輯函數。圖中，圖中，“與與”陣列包含陣列包含2n個個n端輸入端輸入“與門與門”，產生，產生2n個輸出，個輸出，每個輸出代表一個包含每個輸出代表一個包含n變量變量A0An-1的最小項。的最小項。“或或”陣列陣列包含的包含的“或或”門個數就是門個數就是ROM的輸出端數，即存儲字的位數的輸出端數，即存儲字的位數m，每個每個“或或”門輸出端得到的是若干個最小項之和。門輸出端得到的是若干個最小項之和。 44位位MOS場效應管場效應管ROM ROM電路中每個位單元所存儲電路中每個位單元所存儲的數據，是以該單元是否設置的數據，是以該單元是否設置MOS場效應管（也可以是二極場效應管（

11、也可以是二極管或雙極型三極管）來表示的，管或雙極型三極管）來表示的，設置了管子表示存入設置了管子表示存入“1”，未，未設置管子表示存入設置管子表示存入“0”（當然（當然也可以相反）。也可以相反）。 ROM的分類的分類按或陣列所用器件類型不同，有二極管按或陣列所用器件類型不同，有二極管ROM、雙極型三、雙極型三極管極管ROM和和MOS場效應管場效應管ROM之分。之分。 根據存儲內容寫入方式的不同根據存儲內容寫入方式的不同 ，可分為，可分為固定固定ROM ，也稱掩膜，也稱掩膜ROM可編程可編程ROM（PROM） 可擦除可編程可擦除可編程ROM：有光擦除（：有光擦除（EPROM）和電）和電擦除（擦除

12、（E2PROM）兩種。）兩種。 特點：出廠時已固定，不能更改特點：出廠時已固定，不能更改允許用戶根據需要自己寫入，但允許用戶根據需要自己寫入，但只能寫入一次，一經寫入便不能只能寫入一次，一經寫入便不能再改寫再改寫 存儲內容寫入后，可用紫外線照射方法或電存儲內容寫入后，可用紫外線照射方法或電擦除方法擦除，然后允許再寫入新的內容，擦除方法擦除，然后允許再寫入新的內容，不過這種改寫操作較復雜且費時，所以正常不過這種改寫操作較復雜且費時，所以正常工作時仍只進行讀出操作。工作時仍只進行讀出操作。 2.集成集成ROM芯片芯片舉例：舉例：Intel2716EPROM （24腳雙列直插式腳雙列直插式LSIC芯

13、片芯片 ）工作方式：工作方式：1讀出方式；讀出方式；2功率下降；功率下降；3編程方式；編程方式； 4編程禁止方式；編程禁止方式；5編程檢驗方式。編程檢驗方式。7.2.3 半導體半導體存儲器的應用（1）字長（位數）擴展）字長（位數）擴展指存儲器指存儲器字數不變，只增加存儲器的位數字數不變，只增加存儲器的位數接法：將各片存儲器的地址線、讀接法：將各片存儲器的地址線、讀/寫信號線、片選信號線對應地寫信號線、片選信號線對應地并接在一起。并接在一起。1存儲器容量的擴展存儲器容量的擴展（2）字擴展）字擴展指擴展成的存儲器指擴展成的存儲器字數增加而數據位數不變字數增加而數據位數不變CSWRAAOIOI /9

14、030片選信號：寫信號：讀地址線：數據線：CSWRAAAAOIOI片片選信號：寫信號：讀地址線：數據線：16 /,13109030字擴展通常是利用外加字擴展通常是利用外加譯碼器譯碼器控制存儲芯片的片選信控制存儲芯片的片選信號端來實現。號端來實現。 CBBAY0例例7.2.1 用用ROM實現下列組合邏輯函數。實現下列組合邏輯函數。CBACDDABY1BCDACY2DBACDABCY3解：解：)11,10, 7 , 6 , 5 , 4 , 3 , 2(0mY)15,14,13,12,11, 5 , 4(1mY)15,14,11,10, 7(2mY)15,14,11, 9 , 3 , 1 (3mY2

15、.用存儲器實現組合邏輯函數用存儲器實現組合邏輯函數)11,10, 7 , 6 , 5 , 4 , 3 , 2(0mY)15,14,13,12,11, 5 , 4(1mY)15,14,11,10, 7(2mY)15,14,11, 9 , 3 , 1 (3mY)11,10, 7 , 6 , 5 , 4 , 3 , 2(0mY)15,14,13,12,11, 5 , 4(1mY例例7.2.2 試用試用ROM設計一個八段字符顯示譯碼器。設計一個八段字符顯示譯碼器。7.3 可編程邏輯器件可編程邏輯器件7.3.1 可編程邏輯器件的基本概念可編程邏輯器件的基本概念 1. 數字集成電路從功能上分為通用型、專用

16、型兩大類。數字集成電路從功能上分為通用型、專用型兩大類。2. PLD的特點：是一種按通用器件來生產，但邏輯功能是由的特點：是一種按通用器件來生產，但邏輯功能是由用戶通過對器件編程來設定的集成電路。用戶通過對器件編程來設定的集成電路。3.PLD的發展和分類的發展和分類:低密度低密度PLD（或稱簡單（或稱簡單PLD）高密度高密度PLD1PLD的基本結構的基本結構2PLD的電路符號的電路符號3PLD的分類的分類 分類 與陣列 或陣列 輸出結構 PROM 固定 可編程 固定 PLA 可編程 可編程 固定 PAL 可編程 固定 固定 GAL 可編程 固定或可編程 可組態 表7.3.1 PLD 的分類 P

17、LD的分類方法很多，通常根據的分類方法很多，通常根據PLD的各個部分的各個部分是否可以編程或組態，是否可以編程或組態， 將將PLD分為分為PROM（可編程只（可編程只讀存儲器）、讀存儲器）、PLA（可編程邏輯陣列）、（可編程邏輯陣列）、PAL（可編（可編程陣列邏輯）、程陣列邏輯）、GAL（通用陣列邏輯）等四類。（通用陣列邏輯）等四類。 圖 7.3.4 PLA的陣列結構 圖 7.3.5 PAL（GAL）的陣列結構 PLD的分類方法：的分類方法： 按集成度來區分按集成度來區分簡單簡單PLD（集成度較低）（集成度較低）復雜復雜PLD（集成度較高）（集成度較高）PROM、PLA、PAL、GAL CPL

18、D、FPGA 從結構上來區分從結構上來區分一類是乘積項結構器件，其基本結構為一類是乘積項結構器件，其基本結構為“與與或陣列或陣列”的器件，大部分簡單的器件，大部分簡單PLD和和CPLD都屬于這個范疇都屬于這個范疇 。另一類是查表結構器件（另一類是查表結構器件（SRAM結構）。由簡單的查找結構）。由簡單的查找表組成可編程門，再構成陣列形式，表組成可編程門，再構成陣列形式，FPGA就屬于此類就屬于此類器件。器件。 從編程工藝上區分從編程工藝上區分一類是一類是E2PROM型，現有的大部分型，現有的大部分CPLD及及GAL器件都器件都采用此種結構采用此種結構 另一類是另一類是SRAM型，即型，即SRA

19、M查找表結構的器件，大部查找表結構的器件，大部分的分的FPGA器件都是采用此種編程工藝。器件都是采用此種編程工藝。 7.3.2 可編程邏輯陣列可編程邏輯陣列BCABYBCBAYBABAYEN2100時，沒有存儲單元，用于沒有存儲單元，用于設計組合邏輯電路，設計組合邏輯電路，屬于組合邏輯型屬于組合邏輯型PLA時序邏輯型時序邏輯型PLA 將觸發器的輸出反將觸發器的輸出反饋到與陣列上饋到與陣列上 7.3.3 可編程陣列邏輯可編程陣列邏輯1.PAL的基本電路結構的基本電路結構 由可編程的與陣列、固定的或陣列和輸入、輸出緩沖由可編程的與陣列、固定的或陣列和輸入、輸出緩沖電路組成。電路組成。CDBCABY

20、DCDCBABAYDCBAY210)(專用輸出結構專用輸出結構具有可編程輸入輸出結構具有可編程輸入輸出結構的的PAL16L8的邏輯圖。它的邏輯圖。它有有10個固定的變量輸入端個固定的變量輸入端（引腳（引腳19，引腳，引腳11）、）、兩兩個固定的輸出端個固定的輸出端（引腳（引腳12,19）和）和6個可編程輸入個可編程輸入輸出端輸出端（引腳（引腳1318）。這）。這6個端子（通過編程）既可個端子（通過編程）既可作為輸入端使用又可作為作為輸入端使用又可作為輸出端使用。與陣列能產輸出端使用。與陣列能產生生64個乘積項，或陣列最個乘積項，或陣列最多可以同時產生多可以同時產生8個輸出函個輸出函數。如果將數

21、。如果將6個可編程輸入個可編程輸入輸出端全部設置為輸入端輸出端全部設置為輸入端時，它的變量輸入端最多時，它的變量輸入端最多可達可達16個。個。PAL16L8輸出緩沖電路中含有輸出緩沖電路中含有4個觸發器，而且觸發個觸發器，而且觸發器的輸出又全都反饋器的輸出又全都反饋到了與陣列上，所以到了與陣列上，所以不僅可以用它設計組不僅可以用它設計組合邏輯電路，還可以合邏輯電路，還可以用來設計時序邏輯電用來設計時序邏輯電路。路。 PAL16R4 7.3.4 7.3.4 通用陣列邏輯通用陣列邏輯通用陣列邏輯通用陣列邏輯GAL是通用性更強的可編程邏輯器件是通用性更強的可編程邏輯器件電路結構形式電路結構形式可編程

22、可編程“與與”陣列陣列 + 固定固定“或或”陣列陣列 + 可編程輸出電路可編程輸出電路OLMC編程單元編程單元采用采用E2CMOS 可改寫可改寫 GAL16V8 GAL16V8的的OLMC7.3.5 7.3.5 復雜可編程邏輯器件復雜可編程邏輯器件CPLD由若干可編程的通用邏輯模塊（由若干可編程的通用邏輯模塊（generic logic block，GLB）、可編程的輸入輸出模塊（）、可編程的輸入輸出模塊（input/output block，IOB）和可編程的內部連線組成。）和可編程的內部連線組成。GLB中的宏單元中的宏單元 每個每個GLB中包含中包含820個宏單元，規模較大的個宏單元，規模

23、較大的CPLD中可包中可包含含1000多個。多個。7.3.6 現場可編程門陣列現場可編程門陣列包含若干個可編程邏輯模塊（包含若干個可編程邏輯模塊（CLB）、可編程輸入輸出模）、可編程輸入輸出模塊塊IOB和一整套的可編程內部資源。和一整套的可編程內部資源。以以Xilinx公司的公司的XC2064為例為例1. CLB包含一個組合邏輯電路、一個包含一個組合邏輯電路、一個D觸發器和觸發器和6 6個數據選擇器。個數據選擇器。可構成時序電路。可構成時序電路。2. IOB由三態輸出緩沖器、輸入緩沖器、由三態輸出緩沖器、輸入緩沖器、D觸發器和兩個數據選觸發器和兩個數據選擇器組成。擇器組成。可以設置為輸入可以設置為輸入/ /輸出；輸入時可設置為同步、異步。輸出；輸入時可設置為同步、異步。3. 內部互連