1、西安郵電院基于Verilog的數字電路模擬實驗系部名稱：通信與信息工程學院學生姓名：張宏揚專業名稱：通信工程班級：通工0809學號：03081469(01)時間：2010年12月20號實驗題目門級建模仿真實驗一、實驗內容設計的一個帶有清零的順序輸出結果的計數器，q從0計數到15二、技術規范1、輸入引腳：reset,clk;輸出引腳：q。2、功能：這時也個具有清零的計數器，從0到15輸出的。在其中用到了T觸發器和D觸發器來實現它的功能。三、實驗步驟1、在modulesim軟件中對設計模塊和驗證模塊進行書寫和編譯;2、對編譯好的模塊進行仿真。0Outputq=020Outputq=130Outpu

2、tq=240Outputq=350Outputq=460Outputq=570Outputq=680Outputq=790Outputq=8100Outputq=9110Outputq=10120Outputq=11130Outputq=12設計模塊：moduleSR_lach(q,qbar,reset,set);outputq,qbar;inputreset,set;nand#1(q,reset,qbar);nand#1(qbar,set,q);endmodule2.驗證模塊:moduleTop;wireQ,Qbar;regReset,Set;SR_latch(.reset(Reset),.

3、q(Q),.qbar(Qbar),.set(Set);initialbegin$monitor($time,"Set=%b,Reset=%b,Q=%bn",Set,Reset,Q);Set=0;Reset=0;# 5Reset=1;# 5Reset=0;# 5Set=1;# 5$finish;endendmodule五、仿真結果及分析RS鎖存器.1百。號：溫粵嗎二二i的霏鼻斗圜祺禺口”薪省副®r/Top/s1/q/Top?$1Jc也印/Iopsl/reset/Top/sl/set實驗題目：兩個四位二進制的比較器一、實驗內容大小比較器的功能是比較兩個數之間的關系：大

4、于、小于或等于。一個四位大小比較器的輸入是兩個四位數A和B。我們可以將它們寫成下面的形式，最左邊的位為最高有效位：A=A(3)A(2)A(1)A(0)B=B(3)B(2)B(1)B(0)兩個數的比較可以從最高有效位開始，逐位進行。如果兩個位不相等，則該位值為0的數為較小的數。為了用邏輯等式實現這個功能，我們需要定義一個中間變量x。注意下面實現的是同或(xnor)的功能。x(i)=A(i)B(i)+A(i)B(i)'大小比較器的三個輸出為：A_gt_B,A_lt_B和A_eq_Bo其計算公式為：A_gt_B=A(3)B(3)'+x(3)A(2)B(2)'+x(3)x(2)

5、A(1)B(1)+x(3)x(2)x(1)A(0)B(0)'A_lt_B=A(3)B(3)+x(3)A(2)'B(2)+x(3)x(2)A(1)'B(1)+x(3)x(2)x(1)A(0)'B(0)A_eq_B=x(3)x(2)x(1)x(0)寫出模塊magnitude_comparator的Verilog描述。寫出激勵模塊并在模塊中實例引用magnitude,comparator模塊。選擇A和B的幾種組合，對模塊的功能進行測試。二、實驗步驟1、在modulesim軟件中對設計模塊和驗證模塊進行書寫和編譯;2、對編譯好的模塊進行仿真。三、源代碼:modulest

6、imulus;reg3:0A_out,B_out;wireF1,F2,F3;magnitude_comparatorsti(A_out,B_out,F1,F2,F3);initialbegin# 0A_out=4'd0;B_out=4'd1;# 10A_out=4'd2;B_out=4'd2;# 10A_out=4'd5;B_out=4'd1;# 10A_out=4'd15;B_out=4'd10;# 10A_out=4'd10;B_out=4'd3;# 10A_out=4'd6;B_out=4'd

7、6;# 10A_out=4'd8;B_out=4'd14;# 10A_out=4'd12;B_out=4'd12;# 20$finish;endinitialbegin$monitor($time,"A=%b,B=%b,A_gt_B=%d,A_it_B=%d,A_eq_B=%d",A_out,B_out,F1,F2,F3);endendmodule激勵塊:modulemagnitude_comparator(A,B,A_gt_B,AJt_B,A_eq_B);input3:0A,B;outputA_gt_B,A_it_B,A_eq_B；wire

8、3:0X;assignX0=(A0&B0)|(A0&B0),X1=(A1&B1)|(A1&B1),X2=(A2&B2)|(A2&B2),X3=(A3&B3)|(A3&B3);assignA_gt_B=(A3&B3)|(X3&A2&B2)|(X3&X2&A1&B1)(X3&X2&X1&A0&B0),A_it_B=(A3&B3)|(X3&A2&B2)|(X3&X2&A1&B1)|(X3&X2&

9、X1&A0&B0),A_eq_B=X3&X2&X1&X0;endmodule四、仿真結果及分析1alim【miiti：i口口口】”口口11J&,.i',一用11!'|_OMm:此口i口.；口叫.:m】q.U1011口【川1100卜d同1,r；J由1'-41-1L1I09JEQ117J4euIuM=1SHJ14,，曲而Uu-2SUJ<5AHwdui3實驗題目：使用JK觸發器設計一個計數器實驗內容:一個同步計數器可以使用主從JK觸發器來設計。設計一個同步計數器，其邏輯圖和JK觸發器的邏輯圖如書中圖所示。清零信號clear

10、低電平有效，輸入數據在時鐘信號clock的上升沿被鎖存，觸發器在clock的下降沿輸出；當count_enable信號為低電平時停止計數。寫出同步計數器的Verilog描述和激勵模塊，在激勵模塊中使用clear和count_enable對計數器進行測試，并顯示輸出計數Q3:0。二、技術規范：本次試驗中共有三個模塊，分別是JK主從觸發器設計模塊，計數器設計模塊及激勵模塊。對于JK觸發器，共有四個輸入端(j,k,clear,clock),兩個輸出端(q,qbar),根據其實際電路結構做出相應的設計；對于計數器模塊，有三個輸入端(clear,clock,counter_clock，四個輸出(Q3:0

11、)，使用的是四個JK觸發器和門電路組合，采用同步清零和同步脈沖構成四位同步計數器；激勵模塊中根據技術模塊輸入端口進行相關賦值以便進行仿真觀察；三、實驗步驟：1在modulesim軟件中使用數據流建模進行四位計數器設計及輸入；2.進行編譯及仿真。四、源代碼：JK觸發器模塊：modulem_c_jkff(q,qbar,J,K,clear,clock);outputq,qbar;inputJ,K,clear,clock;wirea,b,c,d,y,ybar,cbar;assigncbar=clock;assign#1a=(J&qbar&clock&clear),b=(K&am

12、p;q&clock),y=(a&ybar),ybar=(y&b&clear),c=(y&cbar),d=(ybar&cbar);assign#1q=(c&qbar);assign#1qbar=(d&clear&q);endmodule計數器模塊：modulefour_count_ff(Q,clear,clock,count_enable);output3:0Q;inputclear,clock,count_enable;wirea1,a2,a3;assigna1=count_enable&Q0,a2=a1&

13、Q1,a3=a2&Q2;m_c_jkffm1(Q0,count_enable,count_enable,clear,clock);m_c_jkffm2(Q1,a1,a1,clear,clock);m_c_jkffm3(Q2,a2,a2,clear,clock);m_c_jkffm4(Q3,a3,a3,clear,clock);endmodule激勵模塊:modulestimulus;regclock,clear,count_enable;wire3:0Q;initial$monitor($time,"CountQ=%bClear=%b",Q3:0,clear);four_count_fff1(Q,clear,clock,count_enable);initialbeginclear=1'b0;count_enable=1'b1;#10clear=1'b1;/#1count_enable=1'b1;/#50clear=1'b0;/#100count_enable=1'b0;/#100clear=1'b0;/#50clear=1'b1;/#50count_enable=1'b1;endinitialbeginclock=1&