1、精選優質文檔-傾情為你奉上EDA技術第二學期期末試題B卷號：B 時間：120 分鐘 2008 年6 月專業：電子信息工程 學號： 姓名：一、填空題（20分，每題2分）當前ASIC制造商都自己開發了HDL語言，但是都不通用，只有美國國防部開發的（ ）語言成為了IEEE. STD_1076標準，并在全世界得到了承認。載入protel的Schematic中的（ ）和（ ）可滿足一般用戶需求，兩個零件庫中含有二極管、三極管、電阻、電容、電感等常用元件。零件封裝是指（ ）。EDA技術也稱（ ） ，是在( )技術的基礎上發展起來的計算機軟件系統。目前世界上有十幾家生產CPLD/FPGA的公司，最大的三家是

2、：（ ），( )，LATTIC 。順序描述語句中，（ ）在MAX-PLUS中不被支持。 VHDL語句中能被賦予一定值的對象稱為客體 ，主要有常數，信號和變量。其中常數對應代表數字電路中的電源和接地等。信號對應物理設計中的（ ）。 FPGA可分為兩大類，分別是 SRAM-BASE和Anti-Fuse 設計時一般選用（ ） 。 100mil=（ ）mm，7.62mm=( )mil。PCB封裝元件實際上就是（ ）。二、名詞解釋題（20分，每題4分）1 PLD/FPGA 2.過孔3.銅膜線4 PROM、PAL和PLA 5 自頂向下的/自下而上的設計方法三、選擇題（15分，每題3分）1下列常用熱鍵具有在

3、元件浮動狀態時，編輯元件屬性功能的是（ ）PgUpTabSpace barEsc2Design/Options菜單中下列選項不屬于開關選項的是：（ ）ASnap GridBHidden PinsCElectrical GridD.Title block3下列不屬于VHDL基本程序結構是（ ）A.CONFIGURATION定義區B.ARCHITECTURE定義區CUSE定義區DENTITY定義區4下列關于VHDL中信號說法不正確的是： （ ）A信號賦值可以有延遲時間，B信號除當前值外還有許多相關值，如歷史信息等，變量只有當前值C信號可以是多個進程的全局信號 D號值輸入信號時采用代入符“：=”，而

4、不是賦值符”=”，同時信號可以附加延時。5.下列各表達式不正確的是：（ ）A“1011”SLL=“0110”B Singal a: bit_vector(7 downto 0);a=”;則a(0)=0C （-5） rem 2=（-1）D 5 mod（-2）=（-1） 四、簡答題(12分，每題6分)1 原理圖設計步驟2過程調用語句可以并發執行,但要注意那些問題五 論述題（13分）MAX+PLUSII軟件設計流程六VHDL語言編程題（20分）（1）VHDL語言編寫2輸入或非門(5分)（2）VHDL語言編寫半加器(6分)（3）VHDL語言編寫十二進制同步計數器（9分）引腳定義: reset 復位 e

5、n 計數控制 clk 時鐘 qa,qb,qc,qd 計數器輸出EDA技術第二學期期末試題B答案一 填空題（20分）VHDLDEVICE.LIB SYMBOLS.LIB實際零件焊接到電路板時所指示的外觀和焊點的位置電子設計自動化 電子CAD技術ALTERA，XILINXWAIT電路連接SRAM-BASE2.54mm 300mil元件外觀和元件引線端子的圖形二 名詞解釋（20分）1 PLD/FPGA PLD是可編程邏輯器件（Programable Logic Device）的簡稱，FPGA是現場可編程門陣列（Field Programable Gate Array)的簡稱，兩者的功能基本相同，只是

6、實現原理略有不同，所以我們有時可以忽略這兩者的區別，統稱為可編程邏輯器件或PLD/FPGA。2.過孔 當需要連接兩個層面上的銅膜走線時就需要過孔（Via）,過孔又稱為貫孔、沉銅孔和金屬化孔。過孔分為穿透式（Through）、半隱藏式(Blind)和隱藏式(Buried)3.銅膜線 就是連接兩個焊盤的導線，稱為Track，一般銅膜線走線在不同層面取不同的走向，例如頂層走水平線，則底層走垂直線。頂層和底層走線之間的連接采用過孔（Via）連接。4 PROM、PAL和PLA PROM：與陣列固定，或陣列可編程，一般用作存儲器，其輸入為存儲器的地址，輸出為存儲器單元的內容。但輸入的數目太大時，器件功耗增

7、加，其局限性大。PLA：與或陣列均可編程，但是其慢速特性和相對PAL、PROM而高得多的價格妨礙了它被廣泛使用。PAL：或陣列固定，與陣列可編程，其第二代產品GAL具有了可電擦寫、可重復編程、可設置加密的功能。5 自頂向下的/自下而上的設計方法自下而上的設計方法，使用該方法進行硬件設計是從選擇具體元器件開始，并用這些元器件進行邏輯電路設計，從而完成系統的硬件設計，然后再將各功能模塊連接起來，完成整個系統的硬件設計，自頂向下的設計方法就是從系統的總體要求出發，自頂向下分三個層次對系統硬件進行設計。第一個層次是行為描述第二個層次是數據流描述第三個層次為邏輯綜合三 選擇題（12分）1 A 2D 3A

8、 4D 5B四 簡答題（6+6=12分）1原理圖設計步驟（6分） 設置原理圖設計環境 1分 放置元件 1分 原理圖布線 1分 編輯與調整 1分 檢查原理圖 1分 生成網絡表 1分2過程調用語句可以并發執行,但要注意那些問題:（ 6分）并發過程調用是一個完整的語句,在它之前可以加標號 2分并發過程調用語句應帶有IN,OUT或INOUT的參數,他們應該列在過程名后的括號內 2分并發過程調用可以有多個返回值 2分五 論述題MAX+PLUSII軟件設計流程（13分）輸入項目文件名(File/Project/Name) 輸入源文件(圖形、VHDL、AHDL、Verlog和波形輸入方式)指定CPLD型號(

9、Assign/Device)設置管腳、下載方式和邏輯綜合的方式，若上一步用的是AUTO則不需設置管腳(Assign/Global Project Device Option,Assign/Global Logic Synthesis)保存并檢查源文件(File/project/Save & Check)文件名與實體名一致。指定管腳(Max+plus/Floorplan Editor)保存和編譯源文件(File/project/Save & Compile)生成波形文件(Max+plus/Waveform Editor)仿真(Max+plus/Simulator)下載配置(Max+plus/Pr

10、ogrammer)六VHDL語言編程（6+6+10=22分）（1）2輸入或非門LIBRARY ieee;use ieee.std_logic_1164.all;entity nor2 isport(a,b: in std_logic; y: out std_logic);end nor2;architecture nor_behave of nor2 isbegin y=a nor b;end nor_behave;（2）半加器LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY half ISPORT (a, b: IN std_LOGIC; s,c

11、o: OUT std_LOGIC);END half;ARCHITECTURE half1 OF half ISsignal c,d :std_logic;BEGIN c=a or b; d=a nand b; co=not d; s=c and d;end half1;（3）十二進制同步計數器引腳定義: reset 復位 en 計數控制 clk 時鐘 qa,qb,qc,qd 計數器輸出 LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count12 isport(clk,reset,en: in std_logic; qa,qb,qc,qd: out std_logic);end count12;architecture behave of count12 issignal count_4: std_logic_vector(3 downto 0);begin qa=count_4(0); qb=count_4(1); qc=count_4(2); qd=count_4(3); process(clk,reset) begin if (re