1、全自動電梯控制電路一選題目的隨著我國經濟持續增長、城鎮化建設的加速和房地產行業的進一步發展，對 電梯的需求越來越大。所以電梯控制器就需要大強度的發展，來滿足社會的需求。 電梯的發展更加的智能化，節約化。對社會的發展，人民生活水平的提高具有很 大的意義。所以加大對電梯控制器的發展，和技術上的研究是很重要的。隨著 EDAEDA 技術發展和應用領域的擴大與深入，EDAEDA 技術在電子信息、通訊、自動控制及計算機應用等領域的重要性突出。隨著技術市場與人才市場對EDAEDA的需求不斷提高，產品的市場需求和技術市場的要求也必然會反映到教學領域和 科研領域中來。EDAEDA 技術的提高，促進了電梯控制器的

2、發展。電梯行業也隨著科技的發展，不斷地出現在人們生活的各個場所， 因此，對 電梯控制器的設計是一個很實用的例子， 對掌握 EDAEDA 技術的應用也有很大的幫助。二.設計目標掌握 EDAEDA 設計的一般方法；熟悉 QuartusQuartus 9.09.0 軟件，利用其設計一個符合以下設 計要求的全自動電梯控制電路。設計要求設計一個4層樓房全自動電梯控制電路，其功能如下：每層樓電梯入口處設有上，下請求開關各1,電梯內設有乘客到達層次的 停站要求開關。有電梯所處位置指示裝置和電梯上行，下行狀態批示裝置。電梯每秒升（降）一層樓。到達某一層樓時，指示該層次的燈發光，并一 直保持到電梯到達新一層為止

3、。電梯到達有停站請求的樓層后，該層次的指示燈亮，經過0.5S.5S，電梯門 自動打開，開門指示燈亮，開門 5S5S 后，電梯門自動關閉（開門指示燈滅），電梯 繼續運行。能記憶電梯內外的所有請求信號， 并按照電梯運行規則次第響應，每個請 求信號保留至執行后撤除電梯運行規則，電梯處于上升模式時，只響應比電梯所在位置高的層次的 上樓請求信號，由下而上逐個執行，直到最后一個請示執行完畢。如更高層次有 下樓請求，則直接升到有下樓請求的樓層接客， 然后便進入下降模式。電梯處于 下降模式時與之相反，僅響應比電梯所在位置低的樓層的下樓請求。 電梯執行完 所有的請求后，應停在最后所在的位置不變，等待新的請求。開

4、機（接通電源）時，電梯應停留在一樓，而各種上，下請求皆被清除。三實現方案3.13.1控制器的控制模塊控制器包括主控制器、樓層選擇器、狀態顯示器、譯碼器和樓層顯示器等 6 6 個模 塊。乘客在電梯中選擇所要到達的樓層，通過主控制器的處理，電梯開始運行， 狀態顯示器顯示電梯的運行狀態，電梯所在樓層數通過譯碼器譯碼從而在樓層顯 示器中顯示。分控制器把有效的請求傳給主控制器進行處理， 同時顯示電梯的運 行狀態和電梯所在樓層數。3.23.2控制器的流程圖外部按鍵初始化請求信號寄存器狀態寄存器內部軟件執行機構外部硬件執行機構總流程圖是否有請求?是是否目標層與本層是否同層？是否停止運行?是否目標層?是電梯停

5、止判定電梯運行方向樓層檢測電梯運行開門等待關門停止電梯控制主流程圖3.33.3控制器的 VHDL 描述模塊流程四層電梯控制器的設計主要是對實體和結構體的設計，它的VHDLVHDL 描述模塊流程如圖：四層電梯控制器的VHDL描述模塊流程四設計過程4.14.1設計程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity yxh isport(clk:in std_logic;clkout:out std_logic);end yxh;architecture one of yxh is

6、sig nal count: std_logic_vector(8 dow nto 0);beginprocessbeginwait un til clkeve nt and clk=1;if coun t500 the n coun t=co un t+1; clkout=0;else coun t0); clkout=1：end if;end process;end architecture one;Elevator模塊(控制器)：library ieee;use ieee.std _lo gic_1164.all;use ieee.std_logic_ un sig ned.all;en

7、 tity elevator isport(clk: in std_logic;up1,up2,up3,stop1,stop2,stop3,stop4,dow n4 ,dow n3,dow n2: in std_logic;ddelay,dclose: in std_logic;upled,dow nl ed: out std_logic;floorled, no wfloor: out std_logic_vector(3 dow nto 0);dope nl ed: out std_logic_vector(5 dow nto 0);end elevator;architecture bh

8、v of elevator istypestate_typeis(start,r un, ope ndoor,dope nwait2,dope nwait3,dope nwait4,dope nwait5,dope nwait6,dope nwait7,dope nwait8,dope nwait9,dope nwait10,dclse,up,dow n, upwait1,upwait2,dow nwait1,dow nwait2,stop);sig nal state : state_type;sig nal upm,dow nm ,stopm,dat: std_logic_vector(3

9、 dow nto 0);sig nal dclosem,ddelaym: std_logic;beginstate_tra ns:process(clk,up1,up2,up3,dow n4 ,dow n3,dow n2,stop1,stop2,stop3,stop4,upm,dow nm ,stopm,dat,ddelay,dclose)variable positi on: in teger range 0 to 4;beginif risin g_edge(clk) the nif up1= 1 then upm(0)=1; end if;if up2=1 then upm(1)=1;

10、end if;if up3=1 then upm(2)=1; end if;upm(3)=0;if dow n4=1 the n dow nm(3)=1; end if;if down3=1 then downm(2)=1; end if;if down2=1 then downm(1)=1; end if;dow nm(0)=0;if stop仁1 then stopm(0)=1; end if;if stop2=1 then stopm(1)=1：end if;if stop3=1 then stopm(2)=1; end if;if stop4=1 then stopm(3)=1; en

11、d if;if dclose=1 the n dclosem=1：end if;if ddelay=1 the n ddelaym=1：end if;datif dat=0000 then state = start;elsif positi on= 0 the n positi on:=positi on+1; state if stopm(0)=1 or upm(0)=1 thenstopm(0)=0; upm(0)=0; state 0001 then state= up;end if;elsif positi on=2 the nif stopm(1)=1 or upm(1)=1 or

12、 dow nm(1)=1 the nstopm(1)=0; upm(1)=0; dow nm (1)=0; state 0011 then state= up;elsif dat 0010 then state= dow n;end if;elsif positi on=3 the nif stopm(2)=1 or upm( 2)=1 or dow nm(2)=1 the nstopm(2)=0; upm(2)=0; dow nm (2)=0; state 0111 then state= up;elsif dat 0100 then state= dow n;end if;elsif po

13、siti on=4 the nif stopm(3)=1 or dow nm(3)=1 the nstopm(3)=0; dow nm (3)=0; state= ope ndoor;elsif dat 1000 then state upled=1; state stateupled0011 or stopm0011) and stopm(1)=0 and upm(1)=0 thenstate0111 and stopm(2)=0 and upm(2)=0 then state= up;else state dow nl ed= 1; state statedow nl ed= O; pos

14、iti on:=positi on-1;if positio n=3 and (dow nm0100or stopm0100) and stopm(2)=0 anddow nm (2)=0 the n state= dow n;elsif position=2 and dat0010 and stopm(1)=0 and downm(1)=0 then state= dow n;else stateif position=1 then stopm(0)=0; upm(0)=0;elsif positi on=2 then stopm(1)=0; upm(1)=0; dow nm(1)=0;el

15、sif positi on=3 then stopm(2)=0; upm(2)=0; dow nm( 2)=0;elsif positi on=4 the n stopm(3)=0; dow nm (3)=0;end if;dope nl ed=001100;if dclosem=1 the n state= dope nwait9; dclosem=0;elsif ddelaym=1 the n state= ope ndoor; ddelaym=0;else stateif dclosem=1 the n state= dope nwait9; dclosem=0;elsif ddelay

16、m=1 the n state= ope ndoor; ddelaym=0;else state dope nl ed=011110; stateif dclosem=1 the n state= dope nwait9; dclosem=0;elsif ddelaym=1 the n state= ope ndoor; ddelaym=0;else state dope nl ed=111111; stateif dclosem=1 the n state= dope nwait9; dclosem=0;elsif ddelaym=1 the n state= ope ndoor; ddel

17、aym=0;else state dope nl ed=011110; stateif dclosem=1 the n state= dope nwait9; dclosem=0;elsif ddelaym=1 the n state= ope ndoor; ddelaym=0;else state dope nl ed=001100; stateif dclosem=1 the n state= dope nwait9; dclosem=0：elsif ddelaym=1 thenstate= opendoor; ddelaym=0; else statedope nl ed0000 the

18、n state= run;else state if dat0000 the n state= run;elsif ddelaym=1 the n state= ope ndoor; ddelaym=0;else state= stop;end if;end case;end if;if position=1 then nowfloor=0001; floorled=0001;elsif position=2 then nowfloor=0010; floorled=0010;elsif position=3 then nowfloor=0011; floorled=0100;elsif po

19、sition=4 then nowfloor=0100; floorled=1000; else nowfloor=0000; floorled=0000;end if;end process state_tra ns;end bhv;綜合實現模塊：library ieee;use ieee.std _lo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity fin alctrol isport(clk: in std_logic;up1,up2,up3,stop1,stop2,stop3,stop4,dow n4 ,dow n3,d

20、ow n2: in std_logic;ddelay,dclose: in std_logic; upled,dow nl ed: out std_logic;floorled, no wfloor: out std_logic_vector(3 dow nto 0); dope nl ed: outstd_logic_vector(5 dow nto 0);end fin alctrol;architecture arc of fin alctrol iscomp onent yxhport(clk: in std_logic;clkout: out std_logic);end comp onent;comp onent elevator port(clk: in std_logic;up1,up2,up3,stop1,stop2,stop3,stop4,dow n4 ,dow n3,dow n2: in std_logic; ddelay,dclose: instd_logic;upled,dow nl ed: out std_logic;floorled, no wfloor: out std_logic_vector