1、TJIC1第四講第四講 反相器動態特性和設計反相器動態特性和設計天津大學電子科學與技術系天津大學電子科學與技術系 VLSIVLSI課件課件史再峰史再峰2/CMOS反相器反相器VDDVoutCLVin3/CMOS Inverter的動態開關模型的動態開關模型VDDRnVoutCLVin = V DDVDDRpVoutCLVin = 04/反相器的寄生電容反相器的寄生電容5/瞬態響應瞬態響應模擬時的輸出過沖，是因為反相器的柵漏電容造成的6/反相器的設計技術反相器的設計技術v 減小CL 負載電容由三部分組成，優秀的版圖設計減小漏擴散區的面積 門本身的內部擴散電容，互連線電容，扇出電容v 增大晶體管的

2、寬長比W/L：容易引起擴散電容增加（自載效應）v 提高VDD，犧牲能量的損耗來換取性能的提高7/反相器傳播延時與電源電壓的關系反相器傳播延時與電源電壓的關系提高電源電壓可以降低延時，即可用功耗換取性能。但超過一定程度后改善有限。電壓過高會引起可靠性問題（氧化層擊穿、熱電子等）8/反相器延時的推導反相器延時的推導v 一個反相器的延時可表示為 Tp=0.69Req(Cint+Cext)=0.69ReqCint(1+Cext/Cint)Cint 為本征電容（漏端擴散電容）tp00.69ReqCint 為本征延時，或“無負載延時”v 假設這個反相器晶體管尺寸（寬度）為參照反相器晶體管晶體管尺寸的S S

3、 倍，則該反相器與參照反相器本征電容和晶體管等效電阻間的關系為：Cint=Sciref Req=Rref/S9/器件尺寸的影響器件尺寸的影響1)反相器的本征延時tp0 與門的尺寸加大無關，而僅與工藝及版圖有關。尺寸加大時，晶體管等效電阻減小但本征電容加大2)無負載時，增加門的尺寸不能減少延時。3)有負載時，S S 很大時使反相器延時趨于本征延時，因此繼續加大尺寸延時將不會有什么改善而只會顯著增加面積。10/NMOS和PMOS尺寸比對延時的影響尺寸比對延時的影響v 對稱設計的反相器并不一定得到最小的延時tp0tp0當對稱性和噪聲容限v 不是主要考慮時，可以通過減小PMOS PMOS 尺寸來減小延

4、時=1.6延時最小=2.4對稱瞬態響應11/反相器鏈尺寸的確定反相器鏈尺寸的確定v 如C CL L 固定: : 需要多少反相器級能使延時最小? ? 如何確定每級反相器的尺寸? ?Cg1CL12/不考慮擴散電容時不考慮擴散電容時13/考慮擴散區電容時反相器鏈的總延時考慮擴散區電容時反相器鏈的總延時v 反相器鏈最小延時v 每級尺寸是它相鄰兩個反相器尺寸的幾何平均數v 每級具有相同的等效扇出( (CoutCout/ /CinCin) )，尺寸，尺寸放大相同的倍數放大相同的倍數v 每級具有相同的延時14/級數N N 固定時反相器鏈的最小延時v 例如：級數N = 3 N = 3 時的最優尺寸比vCL/C1 8 N = 3 f=(8)1/3 = 215/最優級比（等效扇出）與最優級數最優級比（等效扇出）與最優級數16/最優級比時反相器鏈的延時最優級比時反相器鏈的延時17/緩沖器設計緩沖器設計N Nf ftptp164652818341542.815.318/引入緩沖級的影響引入緩沖級的影響F無緩沖器無緩沖器兩級反相器兩級反相器反相器鏈反相器鏈備注備注10118.38.3結果數字表示topt/tp0100101221