1、摘要本次計算機組成原理課程設計課題是邏輯電路控制器CPU勺設計。利用maxplus來實現(xiàn)計算機組成原理課程及實驗中所學到的實驗原理和編程思想，硬件設備自擬，設計控制器CPU勺邏輯電路圖，用邏輯電路圖實現(xiàn)了一系列的指令功能，最終達到將理論與實踐相聯(lián)系。本次設計在maxplus中完成存數(shù)據、取數(shù)據、加指令的CPU?序，用電路圖實現(xiàn)了相關功能，設計maxplus的指令系統(tǒng)（包括存數(shù)據、取數(shù)據、加指令的CPUS序），形成具有一定功能的完整的電路圖。關鍵詞：maxplus、全加器、寄存器、邏輯電路圖1. 實驗軟件maxplus11.1 maxplus簡介11.2 maxplus的使用說明12. 設計目標

2、43. 系統(tǒng)設計43.1 四位二進制加法器43.2 寄存器53.3 計數(shù)器63.4 微指令集電路圖設計73.5 CPU程序設計流程圖84. 程序實現(xiàn)84.1 仿真電路圖84.2 仿真結果95. 總結與體會11參考文獻111 .實驗軟件maxplus1.1 maxplus簡介Altera公司的MAX+PLUS的全稱是MultiplyArraymatrixandProgrammableLogicUserSystem。MAX+PLUS支持所有的CPLDff口25萬門以內的FLEX和ACEXg列FPGA它集設計輸入、編譯、仿真、綜合、編程（配置）于一體，帶有豐富的設計庫，并有詳細的聯(lián)機幫助功能，且許多

3、操作與Windows下的操作方法完全一樣，是一個集成化的、易學易用的PLD開發(fā)平臺。用MAX+PLUS進行設計的一般過程，設計輸入、編譯、功能仿真、設計實現(xiàn)、時序仿真、下載、硬件檢查，在對上述過程中有錯誤的進行設計修改。1.2 maxplus的使用說明邏輯設計的輸入：指定項目名稱，在“File”菜單中選擇Project-Name丁開“ProjectName對話框；選擇適當?shù)尿寗悠骱湍夸洠缓箧I入項目名；點擊“OK。建立原理圖設計文件，第一步打開原理圖編輯器，在管理器窗口的“File”菜單中選擇“NeW；選擇“GraphicEditorFile和“.gdf”項；點擊“OK。第二步輸入元件和模塊，

4、原理圖編輯窗口空白處雙擊鼠標左鍵或者在“Symbol”菜單中選擇“EnterSymbol”，便打開了“EnterSymbol對話框；選擇適當?shù)膸旒八璧钠骷K）；點擊“確定”。第三步放置輸入、輸出弓I腳，在“SymbolName'框中鍵入input或output。第四步連線，將電路圖中的兩個端口相連，將鼠標指向一個端口，鼠標箭頭會自動變成“+”；一直按住鼠標左鍵拖至另一個端口；放開左鍵，則會在兩個端口間產生一根連線。輸入/輸出引腳和內部連線命名，輸入/輸出引腳命名的方法是在引腳的“PIN-NAME位置雙擊鼠標左鍵，然后鍵入信號名。內部連線的命名方法是：選中連線，然后鍵入信號名。第六

5、步保存文件，在“File”菜單中選擇“SaveAs”（若該文件已有，則選“Save”）或在工具欄點擊按鈕，如是第一次保存，需輸入文件名。建立一個默認的符號文件，在層次化設計中，如果當前編輯的文件不是頂層文件，則往往需要為其產生一個符號，將其打包成一個模塊，以便在上層電路設計1時加以引用。建立一個符號文件的方法是，在“File ”菜單中選擇“Create DefaultSymbol”項即可。編譯網表提取：MAX+PLUS的編譯器包括兩大功能：編譯和設計實現(xiàn)。編譯的作用是檢查設計輸入中有無描述性錯誤，若無描述性錯誤，則提取出電路網表(Netlist)；若有描述性錯誤，則給出出錯信息(包括出錯位置、

6、錯誤性質)，并有聯(lián)機幫助功能幫助用戶改正錯誤。運行編譯器的方法是，在“MAX+PLUS”菜單中選“Compiler”選項或直接在工具欄中點擊按鈕。啟動編譯器后首先進行“編譯與電路網表提取”工作。做完這一工作后編譯器便停下來等待用戶的指示。如果編譯中未發(fā)現(xiàn)錯誤，則可以接著做“設計實現(xiàn)”的工作。設計實現(xiàn)包括數(shù)據庫生成器(DatabaseBuilder)、邏輯綜合器(LogicSynthesizer)、邏輯劃分器(Partitioner)、設配器(Fitter)、時序仿真網表文件提取器(TimingSNFExtractor)和編程數(shù)據匯編器(Assembler)等步驟。選項設置，編譯器有很多選項設置

7、，但并不是每一項都需要用戶去設置，有些設置編譯器可自動選擇(如器件選擇、引腳分配等)，而其他的設置往往有默認值。在“Assign”菜單中選“Device”項，然后選擇器件的系列和型號，型號可設為“Auto”，編譯器自動選擇；器件引腳分配，在原理圖編輯窗口中，選中某個輸入或輸出信號，按鼠標右鍵，在彈出菜單中選“Pin/Location/Chip”,然后選引腳號。運行“設計實現(xiàn)”，按上述方法做好必要的設置后，在編譯器窗口中按“Start”就可以連續(xù)執(zhí)行后續(xù)的設計步驟，產生的數(shù)據文件的擴展名會出現(xiàn)在各個執(zhí)行框的下方。仿真驗證：仿真分功能仿真和時序仿真兩種，兩種仿真的做法是一樣的，由編譯時生成的仿真網

8、表文件類型決定仿真的類型。仿真過程分三步，首先要建立波形文件，確定需要觀察的信號，設計輸入波形，設定一些時間和顯示參數(shù)。其次才是運行仿真程序。最后是根據仿真結果(波形)分析電路功能正確與否。建立波形文件，第一步打開原理圖編輯器，在管理器窗口的“File”菜單中選擇“Nevv或直接在工具欄上點擊按鈕，打開“NeW列表框；選擇“WaveformEditorFile”和“.scf”項，按“OKo第二步設定時間參數(shù)，從“File”菜單中選擇“EndTime”項，鍵入仿真結束時間，按“OK;在“Options”菜單中選擇“GridTime”項，鍵入時間顯示網格間距，按“OK。第三步確定需觀察的信號，在“

9、Node'菜單中或在波形圖編輯窗口空白處單擊鼠標右鍵選擇“EnterNodesFromSNF"(SNF指仿真網表文件)項，打開“EnterNodesFromSNF對話框；在“Type”框中選擇信號類別，最常用的是“Input”2和“Output"（輸入、輸出）；點“List”按鈕，將所選類別的所有信號均列于“AvailableNodes&Groups”框；從“AvailableNodes&Groups”框中選擇信號，然后按“二”箭頭，使所選信號名進入“SelectedNodes&Groups”框；選擇“OK,所選信號將出現(xiàn)在波形圖編輯窗口中；

10、根據需要編輯輸入波形，編輯窗口左側一列按鈕非常有用；在“File”菜單中選擇“SaveAs”或在工具欄點擊按鈕，如是第一次保存，需輸入文件名。運行仿真程序，在“MAX+PLUS”菜單中選“Simulator”選項或直接在工具欄中點擊按鈕，出現(xiàn)仿真對話框；按“Start”開始仿真；仿真結果后，按“OpenSCF,在波形編輯窗口中將顯示出仿真結果（波形）。仿真結果分析。底層圖編輯：通過底層圖編輯器可以觀察和控制底層（物理）設計的細節(jié)，細節(jié)包括兩個內容：引腳分配和邏輯單元分配，打開底層圖編輯器的方法是，在“MAX+PLUSH”菜單中選“FloorplanEditor選項或直接在工具欄中點擊按鈕。器件

11、外觀視圖，在底層圖編輯界面下，從“Layout”菜單中選擇“DeviceView”就可以顯示出器件的所有引腳及其功能。如果在“Lauout”菜單中選擇“LastCompilationFloorplan”或點擊底層圖編輯窗口左側的相應按鈕，則顯示最新一次經過編譯的引腳分配情況。已分配過的引腳呈彩色，未分配過的引腳呈白色。如果在“Layout”菜單中選擇“CurrentAssignmentFloorplan”或點擊底層圖編輯窗口左側的相應按鈕，就可以重新進行引腳分配。但是，重新分配的結果必須經過編譯才能生效。器件內部視圖，在底層圖編輯界面下，從“Layout”菜單中選擇“LABView”就可以顯示

12、出器件的所有邏輯單元和引腳。如果在“Layout”菜單中選擇“LastCompilationFloorplan”或點擊底層圖編輯窗口左側的相應按鈕，則顯示最新一次經過編譯的邏輯單元和引腳分配情況。已分配過的單元及引腳呈彩色，未分配過的單元及引腳呈白色。如果在“Layout”菜單中選擇“CurrentAssignmentsFloorplan”或點擊底層圖編輯窗口左側的相應按鈕，就可以對邏輯單元和引腳進行重新分配。但是，重新分配的結果必須經過編譯才能生效。下載：經過編譯和設計實現(xiàn)后生成3個不同用途的編程文件：*.POF、*.SOF、*JED。*.POF文件用于Classic與MAXS列CPLD的編

13、程。*SOF文件用于對FLEX系列FPGAS行直接配置。打開編程窗口，在“MAX+PLUS”菜單中選“Programmer'選項或直接在工具欄中點擊按鈕。硬件連接，在編程界面下，從“Options”菜單中選擇“HardwareSetup”；在“HardwareSetup”對話框中選擇“ByteBlaster”或“BitBlaster;用下載電纜將PCM并口（若選“ByteBlaster）或串口（若選“BitBlaster”）與電路板上的PLD連接起來（通過接插件）。請注意：這一步工作最好在關斷PC機和電路板電源的情況下進行，可以在開機前預先接好。選擇編程文件，缺省情況下，編程文件已根據

14、當前項目名選好，并顯示在編程窗口的右上角。如果發(fā)現(xiàn)文件名不對，可在“File”菜單中點“SelectProgrammingFile”項進行選擇。下載，在編程窗口中按“Program"（對CPLDE配置用EPROM此時文件為*.POF）或“Configure"（對FPGA此時文件為*SOF）。2 .設計目標本課程設計要求實現(xiàn)機器指令要求實現(xiàn)指令：LD（取數(shù)），ST（存數(shù)），ADD（算術加法）；利用maxplus對于設計的微指令集用電路圖進行實現(xiàn)，并分析結果是否正確，3 .系統(tǒng)設計3.1 四位二進制加法器全加器是用門電路實現(xiàn)兩個二進制數(shù)相加并求出和的組成和電路的數(shù)字電路。除本位

15、兩個數(shù)相加外，還要加上從低位來的進位數(shù)。被加數(shù)Ai加數(shù)Bi從低位向本位進位Ci-1作為電路的輸入，全加和Si與向高位的進位Ci作為電路的輸出。能實現(xiàn)全加運算功能的電路稱為全加電路。全加器的邏輯功能表如表1所列。本次課程設計中的四位二進制加法器是由四個全加器組成，四位加法器邏輯電路圖如圖1所示信號輸入端信號輸出端AiBiCiSiC00000000110010101001001101101011100111111表1全加器的邏輯功能表l£I+pluj11-dlproc-Eis門】.。1，411。1"?立心則-74I-F30.(df-GiafJiicfditoilM 腳"

16、;1“ n Ei1% E»wXiihVR U'Jli Li QpRiwi-寸川廠用小口 sq占 二尸 好 心"國鼻血金面國工ia，& w器昔±*二I二案U£>-|iLu 1.* 本墻lfi= >D J tfStEW*,cpfdUJS-BINGLE：IMHFZ，I&旦LTERRCdRPOFRXIOWMfliK+PLUSIIMRCROIIHILHIInrJ1E：D=p17-J1圖174183四位全加器3.2 寄存器二岡它們可用來(IR)和ACC 。l£I+pluj 11 - dlproc-Eis 門】.。1，41

17、1。1"?立心則-74H3as rdf - GiafJiic fditoilM 腳"1“ n Ei1%XiihVR U'Jli Li QpRiwi-寸川廠用小點。岳曰 好&廖aJSd密國片國曲& 建/烹.,-國寄存器是CPU勺組成部分，寄存器是有限存儲容量的高速存儲部件，暫存指令、數(shù)據和地址。在CPU勺控制部件中，包含的寄存器有指令寄存器程序計數(shù)器(P。在CPU的算術及邏輯部件中，包含的寄存器有累加器(本次設計采用的74373M寄存器邏輯電路圖如圖2所示。6圖274373M寄存器3.3計數(shù)器計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運算的邏輯電路

18、，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)、和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。計數(shù)器在數(shù)字系統(tǒng)中應用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。本次設計將兩個計數(shù)器組合成一個控制器，采用兩個D觸發(fā)器構成一個二位二進制計數(shù)器，寄存器邏輯電路圖連接如下圖3所示，k為時鐘輸入端，Q1、Q2為兩位的二進制輸出圖37474計

19、數(shù)器73.4 微指令集電路圖設計微指令電路圖由一個74183四位全加器，12個74373M寄存器，一個7474計數(shù)器,4個控制加減法的異或門組成。b0、bl、b2、b3為四位被減數(shù)由低到高的四個輸入端，a0、al、a2、a3為減數(shù)的四個輸入端，s0、si、s2、s3為四個輸出端。m為加減法控制端，分別與減數(shù)的四個輸入端進行異或操作并分別輸入到四個全加器的輸入端A,k為計數(shù)器的時鐘輸入端。四位被減數(shù)輸入端的四個寄存器的存數(shù)據控制端G端連接到計數(shù)器的Q1輸出端,四位減數(shù)輸入端的四個寄存器的存數(shù)據控制端G和四位差的輸出端的四個寄存器的村數(shù)據控制端G串聯(lián)連接到計數(shù)器的Q2端口。寄存器的OEN端均接地。

20、實現(xiàn)控制器CPU邏輯電路圖如圖4所示。圖4指令集電路圖"' lJLE4plUJ 11 - Ci tpFQC-E BA n itf tflJi - ivt r. fdf - Qi Edlldlll&11 ill 4i I聚Ulili li si Qplavm file KiLr-3 M呂Q岳Jt電 f 第心顯哥曰04百國盤O偷目汽名烹"4 -31 I*二I 二塞弊斗3.5 CPU程序設計流程圖圖5CPU程序設計流程圖4.程序實現(xiàn)4.1 仿真電路圖按照系統(tǒng)分析中得到的指令集，在maxplus實驗軟件中新建指令系統(tǒng)，生成.gdf文件。在maxplus實驗軟件中新建

21、.gdf文件，畫出電路圖，進行“Compiler”編譯，進行仿真操作如圖6所示。圖6對電路圖進行仿真4.2 仿真結果編譯過后進行仿真Simulator,設置m為持續(xù)高電平0,k端為時鐘信號clock。BA端設置了三組四位二進制數(shù)據。(1) S=B-A=0001+0010=0011運算仿真結果如下圖7所示，觀察仿真結果S端s3s2s1s0為結果的反碼0010,在加0001得到正確結果0011。圖7仿真結果（1）(2) S=B+A=0001+0011=0100運算仿真結果如下圖8所示，觀察仿真結果S端s3s2s1s0為結果的反碼0011,在加0001得到正確結果0100AK IisItie IC

22、d: pr r u f 1.1 nEhYtlt vw h. EdT 1 j?nf nca UIlI ar5 |lXIjiliii TT E¥ |ii L in,工L Jfaiii pa UlabiilLal Q>l irim，卜cU H W，卜 口占鼻后 心用事工A W E H ”.就/if 一眨qfl iJni En: |'l flui-iOOOrr,MUX5® 5WOn,a»OhF白A蘢 IfJFLJE 作周 MGErV*TM f IJ.HEuipi-. n12圖8仿真結果(2)(3) S=B+A=0111+0110=1101運算仿真結果如下圖8所示，觀察仿真結果S端s3s2s1s0為結果的反碼1100,在加0001得到正確結果1101圖7仿真之后結果通過maxplus的“Simulator”進行仿真微程序指令系統(tǒng)，執(zhí)行程序電路圖，驗證設計的指令集是否存在不當之處。5.總結與體會本