1、HDMICEC 的設計與實現摘要:基于 FPGA 的設計流程，通過對 HDMICEC 的協議分析,架構定義，RTL 編寫及功能仿真,到最后 FPGA 驗證，結果表明，該設計能較好的滿足功能和時序要求，也能作為一個 IP 核，方便地相關電子產品領域應用。關鍵詞：HDMI;CEC;FPGADesignandimplementforHDMICECZHANGYong,HUANGShi-zhen(FujiankeyLaboratoryofMicroelectronics&IntegratedCircuits,FuzhouUniversity,Fuzhou350002,China)Abstract

2、:DesignedandimplementedforHDMI(HighDefinitionMultimediaInterface)CEC(ConsumerElectronicControl)baseontheflowofFPGA(filedprogramgatearray),fromprotocolanalyzed,architecturedefined,RTL(registertransmitlevel)write,andfunctionsimulation.Finally,implementwithFPGA.Theresultshowthatthisdesignmeetthetiminga

3、ndfunctionwell.ItmaybeappliescomfortablyintherelationalelectronicproductionfiledasanIPcore.Keyword:HDMI;CEC;FPGA1 引言由于 HDTV(HighDefinitionTelevision)市場的需求,HDMI(High-DefinitionMultimediaInterface)接口已被消費者廣泛接受，成為 HDTV 和相關消費類電子產品公認的高速接口標準。同時，HDMI 中的CEC(ConsumerElectronicControl)的功能也得到了相當的重視。如今，在很多不同品牌的

4、HDMI 上都可以看到帶有 CEC 勺功能，如松下電器(Panasonic)的 VIERALINK 三星電子(Samsung)的ANYNET+,LG電子的SIMPLINK索尼(Sony)的BRAVIASYNC索普(Sharp)的FAMILINK等1。功能主要是在不同的電器之間進行通信，從而實現比如一鍵開機、一鍵錄像之類的效果。本設計中的 CEC 是基于 HDMI 規格中定義的接口協議，經仿真測試及 FPGA 驗證,最終將集成到HDMI 接口芯片里。設計的 CEC 模塊也可作為一個 IP 核在相關領域應用。2CECW 議CEC 接口只包含一根雙向的信號線：CEGCEC 總線的數據以幀的形式傳輸2

5、。每幀包括一個開始比特(Startbit),幀頭塊(headerblock),幀體塊(datablock)。如果圖 1 所示。其中 Datablock 的長度取決于具體的命令，有效范圍是 0 到 15byte。表 1 是幀頭和幀體的結構。每個幀頭塊或幀體塊包括 10 個比特，其中前八位是信息位，第九位是 EOM(消息結束，endofmessage),最后一位是應答位。幀頭和幀體的結構相同，區別僅僅是信息位。根據 CEC 標準，CEC 信號用不同的占空比表示 Start 位，邏輯 0 和邏輯 1,如圖 3 所示。3CEC 設計與實現本設計中的 CEC 模塊主要包含 bitcontrolbytec

6、ontrol 以及寄存器的接口等 3 個子模塊。其中 bitcontrol 主要負責比特級別的處理，比如 CEC 時序的校準,Startbit 的產生和檢測，信息比特0 和 1 的產生和檢測，仲裁判決等等。Bytecontrol 將 bitcontrol 接收到的比特數據，經過并行化，變成bytecontrol 的數據。同時將 bytecontrol 的數據，經過串行化，作為 bitcontrol 的輸入。Bytecontrol 中包含兩個 FIFQ 用戶發送的 CEC 命令首先被存入到一個 TFIFO 里，經過 bytecontrol 轉換到 bitcontrol,最終輸出。從 CEC 總線

7、上接受到的消息，也被存入到一個 RFIFO 中，經過 bitcontrol 轉換到 bytecontrol,最終被用戶讀出。CECregiste 門 nterface 是個寄存器讀寫的接口。CEC 模塊總體框圖如圖 3 所示。CBpTHTO*3CEC模塊框E3.1 BitControl 的設計根據 CEC 標準,CEC 信號用不同的占空比表示邏輯 0 和邏輯 1。為了確定是 0 還是 1,我們需要一個參考時間源，通過填寫寄存器 CECTimingReferenceRegister 以產生一個 4.8ms 的時間基準。CECbitcontrol 以這個時間基準為參考，產生和檢測比特級別的信號。C

8、EC 總線上同時接了很多器件，并且這些器件可以同時發起消息傳遞。因此，當沖突發生時,CEC 有相應的機制保證有唯一的某個器件可以單獨占有總線，這就是仲裁。CEC 總線的低電平由器件驅動，高電平由一個 27kQ 的上拉電阻上拉產生。由于高電平可以被低電平覆蓋，所以仲裁的結果是輸出邏輯 0（邏輯 0 有更長時間的低電平）的器件獲得總線。當 CE 要發送消息時，首先要查看 CEC 總線是否忙碌。如果空閑并且滿足等待時間,CECbitcontrol 開始發送消息，發送消息的同時，CECbitcontrol 需要不停的檢測總線數據。如果總線上的數據和發送的數據不同，表明 CEQ去仲裁（在發送 initi

9、atoraddress 期間）或者 CEC?肖息的接收端（follower）無法接受本消息（在發送 datablock 期間）。CECbitcontrol 應該設置 LOST_ARBIT 并且立刻停止發送剩余消息內容。在 CEC 發送新的消息時,CECbitcontrol 應該清除 LOST_ARBIT根據 CE的準每個 headerblock或者 datablock都包含一個響應位。 如果接收端地址不是廣播地址，接收端器件通過發送邏輯 0 來響應發送端，表明一個完整的字節已經收到。如果是廣播地址，接收端器件（所有連在總線上的器件）通過發送邏輯 1 來表明廣播消息已被接受。對于上面情況的反面情

10、形（非廣播地址時沒有收到 ACK 廣播地址時收到 ACK）,CECbitcontrol應該設置 NO_ACK 在 CEC 發送新的消息時，CECbitcontrol 應該清除 NO_ACK根據 CE 的準，邏輯 0 和 1 的周期在 2.05ms 到 2.75ms 之間（標準為 2.4ms）。CECbitcontrol檢測總線上的信號，如果小于 2.05ms 或超過 2.75ms,CECbitcontrol 要做相應的寄存器設置。需要注意的是，錯誤檢測不在 startbit 期間執行。如果消息是 CEC 總線發送期間發生了上述的錯誤,CECbitcontrol要發送長達 3.6ms 的低電平來

11、通知發送端。這種信號稱為錯誤通知信號。同樣，如果 CECbitcontrol 在總線上檢測到錯誤通知信號，要立刻停止正在發送的消息，并且做出相應的寄存器設置。在 CEC 發送新的消息時，CECbitcontrol 應該清除相應設置。CECbitcontrol 框圖如圖 4 所示。圖4CECbitcontrol框圖3.2 ByteControl 的設計根據 CE 的準,CEC 在進行發送前要先進行地址匹配，CEC 的幀頭中包括 initiatoraddress和 destinationaddress。在發送消息之前，用戶首先配置寄存器，其中的 INIT_ADDR 被認為就是 CEC的邏輯地址。C

12、EC 總線上目標地址和該寄存器值匹配的，CEC 要響應消息，并且接受其后總線上的消息內容。CEC時支持 CECT功能，即對于 destination 為 0 xF 的消息，CEC&能接受，同時設置寄存器來指示。CEC 接收到發給自己白非廣播消息，應該清除相應的標志。CEC 標準定義了仲裁和發送失敗白重發機制和時間間隔（單位為 date）,如表 2 所示。為了便于軟件重發時序控制,CECByteControl 內置一個 Counter。該 Counter 在消息結束之后自動清零， 然后每隔 0.3ms,Counter 增加 1。 一個 Databit 是 2.4ms,對應著該 Count

13、er 增加到 8。 如表 3 所示。CECbytecontrol 框圖如圖 5 所示。3.3 CEC 寄存器接口寄存器接口是一個握手協議接口。當進行寫時，cec_ack 信號在 rab_write 信號有效后的下一個周期被設置。當進行讀時，cec_ack 信號在 rab_read 信號有效后的下個周期被設置，同時將地址上的數據讀出。寄存器接口協議圖 6 所示。4CEC 的仿真驗證設計中使用的仿真軟件是 Synopsys 公司的 VCS 和 NOVAS 公司的 Verdi,并采用 FPGAS行驗證。CEC 發送 1byte 的仿真波形結果如圖 7 所示,CEC 接收 1byte 的結果如圖 8 所示,CEC 發送和接收 15bytes 的結果如圖 9 所示。5 結束語設計并實現了一個基于 FPGA 流程的 HDMICEC 模塊。從協議分析、架構定義、RTL編寫，到功能仿真、及 FPGA 驗證，較好地滿足了設計的要求，能作為一個軟核在相關領域應用。參考文獻,HD