1、Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用上機(jī)作業(yè)班級(jí)：*學(xué)號(hào)：*姓名：*題目1：數(shù)字集成電路的verilog HDL描述與仿真。要求：（1）學(xué)習(xí)使用Modelsim設(shè)計(jì)和仿真軟件； （2）練習(xí)教材7.2.1中的例子； （3）掌握設(shè)計(jì)代碼和測(cè)試代碼的編寫； （4）掌握測(cè)試仿真流程； （5）掌握Modelsim軟件的波形驗(yàn)證方式。解答： 題目2： 簡(jiǎn)述begin-end語(yǔ)句塊和fork-join語(yǔ)句塊的區(qū)別，并寫出下面信號(hào)對(duì)應(yīng)的程序代碼解答：（1）begin-end語(yǔ)句塊和fork-join語(yǔ)句塊的區(qū)別：1、執(zhí)行順序：begin-end語(yǔ)句塊按照語(yǔ)句順序執(zhí)行，fork-join語(yǔ)句塊所有語(yǔ)

2、句均在同一時(shí)刻執(zhí)行；2、語(yǔ)句前面延遲時(shí)間的意義：begin-end語(yǔ)句塊為相對(duì)于前一條語(yǔ)句執(zhí)行結(jié)束的時(shí)間，fork-join語(yǔ)句塊為相對(duì)于并行語(yǔ)句塊啟動(dòng)的時(shí)間；3、起始時(shí)間：begin-end語(yǔ)句塊為首句開(kāi)始執(zhí)行的時(shí)間，fork-join語(yǔ)句塊為轉(zhuǎn)入并行語(yǔ)句塊的時(shí)間；4、結(jié)束時(shí)間：begin-end語(yǔ)句塊為最后一條語(yǔ)句執(zhí)行結(jié)束的時(shí)間，fork-join語(yǔ)句塊為執(zhí)行時(shí)間最長(zhǎng)的那條語(yǔ)句執(zhí)行結(jié)束的時(shí)間；5、行為描述的意義：begin-end語(yǔ)句塊為電路中的數(shù)據(jù)在時(shí)鐘及控制信號(hào)的作用下，沿?cái)?shù)據(jù)通道中各級(jí)寄存器之間的傳送過(guò)程。fork-join語(yǔ)句塊為電路上電后，各電路模塊同時(shí)開(kāi)始工作的過(guò)程。（2）程序

3、代碼：Begin-end語(yǔ)句：module initial_tb1；reg A,B;initialbeginA=0;B=1;#10A=1;B=0;#10B=1;#10A=0;#10B=0;#10A=1;B=1;endendmoduleFrk-join語(yǔ)句：module wave_tb2;reg A,B;parameter T=10;initialfork A=0;B=1;#TA=1;B=0;#(2*T)B=1;#(3*T)A=0;#(4*T)B=0;#(5*T)A=1;B=1;joinendmodule 題目3. 分別用阻塞和非阻塞賦值語(yǔ)句描述如下圖所示移位寄存器的電路圖。解答：（1）阻塞賦值

4、語(yǔ)句module block2(din,clk,out0,out1,out2,out3);input din,clk;output out0,out1,out2,out3;reg out0,out1,out2,out3;always(posedge clk)beginout0=din;out1=out0; out2=out1;out3=out2;endendmodule（2）非阻塞賦值語(yǔ)句module non_block1 (din,clk,out0,out1,out2,out3);input din,clk;output out0,out1,out2,out3;reg out0,out1,o

5、ut2,out3;always(posedge clk) beginout0<=din;out1<=out0; out2<=out1;out3<=out2;endendmodule 題目4：設(shè)計(jì)16位同步計(jì)數(shù)器要求：（1）分析16位同步計(jì)數(shù)器結(jié)構(gòu)和電路特點(diǎn)； （2）用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)； （3）編寫測(cè)試仿真并進(jìn)行仿真。解答：（1）電路特點(diǎn)：同步計(jì)數(shù)器的時(shí)間信號(hào)是同步的；每當(dāng)?shù)竭_(dá)最高計(jì)數(shù)后就會(huì)重新計(jì)數(shù)。（2）程序代碼：module comp_16 (count, clk, rst );output 15:0 count;input clk,rst; reg 15:0 c

6、ount;always (posedge clk) if (rst)count<=16'b0000000000000000; else if (count=16'b1111111111111111) count<=16'b0000000000000000; else count<=count+1;endmodule（3）仿真代碼：module comp_16_tb;wire 15:0 count;reg clk,rst; comp_16 U1 (count, clk, rst );always #1 clk=clk;initialbeginclk=0;

7、rst=0;#1 rst=1;#10 rst=0;#10 rst=1;#10 rst=0;#99999 $finish;endendmodule 題目5. 試用Verilog HDL門級(jí)描述方式描述如下圖所示的電路。解答：module zy(D0,D1,D2,D3,S1,S2,T0,T1,T2,T3,Z);output Z;input D0,D1,D2,D3,S1,S2;wire T0,T1,T2,T3,wire1,wire2;not U1(wire1,S1), U2(wire2,S2);and U3(T0,D0,wire2,wire1), U4(T1,D1,S1,wire1), U5(T2,

8、D2,S1,wire2), U6(T3,D3,S1,S2);or U7(Z,T0,T1,T2,T3,);endmodule 題目6. 試用查找真值表的方式實(shí)現(xiàn)真值表中的加法器，寫出Verilog HDL代碼：CinainbinsumCout0000000110010100110110010101011100111111解答：module homework6(SUM,COUT,A,B,CIN);output SUM,COUT;input A,B,CIN;reg SUM,COUT;always(A or B or CIN)case(A,B,CIN) 3'b000:SUM<=0; 3&

9、#39;b000:COUT<=0; 3'b001:SUM<=1; 3'b001:COUT<=0; 3'b010:SUM<=1; 3'b010:COUT<=0; 3'b011:SUM<=0; 3'b011:COUT<=1; 3'b100:SUM<=1; 3'b100:COUT<=0; 3'b101:SUM<=0; 3'b101:COUT<=1; 3'b110:SUM<=0; 3'b110:COUT<=1; 3'b11

10、1:SUM<=1; 3'b111: COUT<=1; endcase endmodule 題目7：設(shè)計(jì)16位同步加法器和乘法器要求：（1）分析16位同步加法器和乘法器結(jié)構(gòu)和電路特點(diǎn)； （2）用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)； （3）編寫測(cè)試仿真并進(jìn)行仿真。解答：（1）16位同步加法器和乘法器結(jié)構(gòu)和電路特點(diǎn)：加法器的進(jìn)位只用考慮一位，但是乘法器的進(jìn)位要考慮到32位才行。（2）程序代碼：16位同步加法器：module adder(a,b,c,sum,cout); output 15:0sum; output cout; input 15:0a,b; input c; assign cou

11、t,sum=a+b+c;endmodule16位同步乘法器：module multiplier(a,b,mul); input 15:0a,b; output 31:0mul; assign mul=a*b;endmodule（3）仿真代碼：16位同步加法器：module adder_tb;reg 15:0a,b; reg c; wire 15:0sum; wire cout; initial begin a=8;b=8;c=1; end initial begin #10 a=16'b1111111111111111;#10 b=1; end adder U2(.a (a),.b (

12、b),.c(c),.cout(cout),.sum(sum);endmodule16位同步乘法器：module multiplier_tb; reg 15:0a,b; wire 31:0mul; initial begin a=3;b=8; end initial begin #10 a=100; #15 b=100; end multiplier U1(.a(a),.b(b),.mul(mul);endmodule仿真截圖：加法器：乘法器： 題目8. 將下面的狀態(tài)轉(zhuǎn)移圖用Verilog HDL描述。在圖中，狀態(tài)機(jī)的輸入只與狀態(tài)的跳轉(zhuǎn)有關(guān)，與狀態(tài)機(jī)的輸出無(wú)關(guān)，因此該狀態(tài)機(jī)為摩爾型狀態(tài)機(jī)。下面為

13、三段式描述方式。解答：程序代碼：module homework8(clk,out,step,clr); output 2:0out; input step,clk,clr; reg 2:0out; reg 1:0state,next_state; always (posedge clk) state<=next_state; always (state or clr) if(clr) next_state<=0; else case(state) 2'b00: case(step) 1'b0:begin next_state<=2'b00;out<

14、;=3'b001;end 1'b1:begin next_state<=2'b01;out<=3'b001;end endcase 2'b01: begin out<=3'b010; next_state<=2'b10; end 2'b10: case(step) 1'b0:begin next_state<=2'b00;out<=3'b100;end 1'b1:begin next_state<=2'b11;out<=3'b100;e

15、nd endcase 2'b11: case(step) 1'b0:begin next_state<=2'b11;out<=3'b111;end 1'b1:begin next_state<=2'b00;out<=3'b111;end endcase endcaseendmodule仿真代碼：module homework8_tb; reg clk,step,clr; wire 3:0out; always #5 clk=clk; initial begin clk=0; clr=1;step=1;end ini

16、tial begin #5clr=0; #10 step=0; #10step=1;end homework8 U1(clk,out,step,clr);endmodule仿真截圖： 題目9. 如下圖所示電路，若其延遲時(shí)間設(shè)定如表所示，試寫Verilog HDL程序設(shè)計(jì)該電路。路徑最小值（min）典型值（type）最大值（max）a_sa_y101214s_s0_sa_y151719s_sb_y111315b_sb_y101214解答：程序代碼：module a(a,s,b,y,s0); input a,b,s,s0; output y; assign y=(s&&b)|(s0

17、&&a); specify (a=>y)=(10,12,14); (b=>y)=(10,12,14); (s=>y)=(11,13,15); (s0=>y)=(11,13,15); endspecifyendmodulemodule b(a,s,b,y); input s,a,s,b; output y; wire s0; not #(4)U1(s0,s); delay_door U2(a,s,b,y,s0);endmodule 題目10.設(shè)計(jì)一個(gè)8位數(shù)字顯示的簡(jiǎn)易頻率計(jì)。要求：能夠測(cè)試10Hz10MHz方波信號(hào)；電路輸入的基準(zhǔn)時(shí)鐘為1Hz，要求測(cè)量值以

18、8421BCD碼形式輸出；系統(tǒng)有復(fù)位鍵；采用分層次分模塊的方法，用Verilog HDL進(jìn)行設(shè)計(jì)。解答：程序代碼：module x; reg standard_clk; reg test_clk; wire 7:0out; reg reset; initial begin reset=0; test_clk=0; standard_clk=0; end initial #15 reset=1; always #1 test_clk=test_clk; always #10 standard_clk=standard_clk; a U1(.reset(reset),.test_clk(test_

19、clk),.standard_clk(standard_clk),.ratio_final(out);endmodulemodule a(reset,test_clk,standard_clk,ratio_final); input reset,test_clk,standard_clk; output 7:0ratio_final; wire mul_clk; wire reset_comp; wire 7:0ratio_start; and U0(reset_comp,reset,standard_clk); t U1(.ain(test_clk),.din(standard_clk),.

20、mul(mul_clk); w U2(.clk(mul_clk),.count(ratio_start),.reset(reset_comp); c U3(.ratio_start(ratio_start),.ratio_final(ratio_final);endmodule module w(clk,count,reset); input clk,reset; output count; parameter bit=8; reg bit-1:0count; always (posedge clk or negedge reset) if(!reset) count<=8'b0

21、0000000; else count<=count+1; endmodulemodule t(ain,din,mul); parameter width=1; input width-1:0ain,din; output width*2-1:0mul; assign mul=ain*din;endmodulemodule c(ratio_start,ratio_final); input 7:0ratio_start; output 7:0ratio_final; assign ratio_final=2*ratio_start;endmodule 題目11. 用Verilog HDL設(shè)計(jì)一個(gè)4位LED顯示器的動(dòng)態(tài)掃描譯碼電路。要求：4個(gè)七段顯示器共用一個(gè)譯碼驅(qū)動(dòng)電路；顯示的數(shù)碼管清晰明亮，無(wú)閃爍現(xiàn)象發(fā)生。解答：module a(out,in); output out; input in; reg6:0out; wire3:0in; always(in) begin case(in) 4'd0:out=7'b1111110; 4'd1:out=7'b0110000; 4'd2:out=7'b1101101; 4'd3:out=7'b1111001; 4'd4:out=7&