1、電子線路課程設計論文直接數字頻率合成器南京理工大學電 子 線 路 課 程 設 計直接數字頻率合成器D D S(題名和副題名)(學號)指導教師姓名 姜萍 老師 學院 電 子 工 程 與 光 電 技 術 學 院 年級 2012級 專業名稱 通信工程 論文提交日期 2014.12摘 要直接數字信號合成器（DDS）是一種從相位概念出發直接合成所需要波形的新的頻率合成技術。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時間等優點。本文使用DDS的方法設計一個任意頻率的正弦信號發生器，具有頻率控制、相位控制、測頻、切換波形、動態顯示、使能開關以及AM調制等功能。利用QuartusII

2、7.0中VHDL語言完成計算機設計、仿真等工作，然后使用由Altera公司開發的Cyclone III系列EP3C25F324C8實驗箱實現電路，用示波器觀察輸出波形。本文使用模塊化的設計理念，將整體電路分為9個子模塊設計，分別為：分頻模塊、頻率預置與調節模塊、頻率累加寄存模塊、相位預置與調節模塊、相位累加寄存模塊、sin函數波形存儲模塊、余弦波方波三角波鋸齒波波形選擇模塊、測頻與譯碼顯示模塊、AM調制模塊。其后，本文給出了本實驗的計算機仿真圖與示波器輸出圖，并進行結果分析。最后在文末給出了本實驗所設計的電路的使用說明書。 關鍵詞：直接數字信號合成器、DDS、AM調制、VHDL、測頻Abstr

3、actDirect digital synthesizer (DDS) is a new technology of frequency synthesis ,which comes from the concept of the phase, to directly synthetize the required waveform . Compared with the traditional frequency synthesizer, DDS has the advantages of lower cost,

4、 lower power consumption, higher resolution and faster switching time etc.DDS method is used to design a direct digital synthesizer to synthetize the sin function of any frequency in this paper, with functions of frequency control, phase control frequency meas

5、urement, waveform switching, dynamic display, switch enable and AM modulation. Using VHDL language in the QuartusII7.0, we complete the design, simulation and other works by computer, and then use the EP3C25F324C8 experimental box of Cyclone III series develop

6、ed by the Altera to implement the design, and finally observe the output waveform in oscilloscope.In this paper, the modular design concept is used, and the whole circuit is divided into 9 sub module design, respectively is: frequency division module, frequenc

7、y adjusting module, frequency cumulative and register module, phase presetting and adjusting module, phase cumulative and register module, sin function waveform memory module, cos wave, square wave, triangle wave, sawtooth waveform selection module, frequ

8、ency measurement and decoding display module, the AM modulation module.Then, the computer simulation diagram and the output of the oscilloscope graphs  of this experiment is given in this paper, followed by the results analysis. Finally, we give the

9、experimental instructions of the circuit design at the end of the paper.Keywords: direct digital synthesizer, DDS, AM modulation, VHDL, frequency measurement 目 錄摘 要2Abstract31 緒論61.1 DDS的發展概況61.2 選題背景及意義61.3 課題研究現狀71.4 本文主要工作72 實驗平臺Cyclone III EP3C25F324C

10、592.1 Cyclone III92.1.1 Cyclone III 系列產品介紹92.1.2 Cyclone III EP3C25F324C5 開發板原理圖103 DDS基本原理總電路圖113.1 DDS的基本結構113.2 DDS的基本原理113.3 DDS總電路封裝圖123.4 本章小結144 DDS各子模塊設計原理154.1 分頻模塊154.1.1 48分頻子模塊164.1.2 1000分頻子模塊174.1.3 0.5分頻子模塊184.2 頻率預置與調節模塊184.3 頻率累加寄存模塊194.3.1 12位累加器子模塊204.3.2 12位寄存器子模塊214.4 相位預置與調節模塊2

11、14.5 相位累加與寄存模塊224.5.1 12位累加器子模塊224.5.2 12位寄存器子模塊234.6 sin波形存儲模塊234.6.1 sin_rom子模塊234.6.2 10位寄存器子模塊244.7 余弦波、方波、三角波、鋸齒波波形選擇模塊254.7.1 cos_rom、rect_rom、square_rom、sawtooth_rom波形存儲子模塊254.7.2 波形4選1輸出子模塊264.7.3 10位寄存器子模塊274.8 測頻與譯碼顯示模塊274.8.1 10進制計數器子模塊274.8.2 測頻子模塊284.8.3 譯碼顯示子模塊294.9 AM調制模塊304.9.1 載波產生子

12、模塊314.9.2 調制波乘法與加法子模塊324.9.3 載波乘法子模塊334.9.4 已調波與調制波二選一顯示子模塊345 DDS調試仿真與下載355.1 DDS仿真355.2 AM調制仿真365.3 DDS管腳設定與下載運行366 DDS示波器結果顯示387 DDS使用說明書418 結論428.1 論文工作總結428.2 論文工作展望42致 謝43參考文獻44431 緒論1.1 DDS的發展概況DDS是直接數字式頻率合成器（Direct Digital Synthesizer）的英文縮寫。1971年，美國學者J.Tierney等人撰寫的A Digital Frequency Synthes

13、izer一文首次提出了以全數字技術，從相位概念出發直接合成所需波形的一種新的頻率合成原理。限于當時的技術和器件水平，它的性能指標尚不能與已有的技術相比，故未受到重視。近10年間，隨著微電子技術的迅速發展，直接數字頻率合成器（Direct Digital Frequency Synthesis簡稱DDS或DDFS）得到了飛速的發展，它以有別于其它頻率合成方法的優越性能和特點成為現代頻率合成技術中的佼佼者。具體體現在相對帶寬寬、頻率轉換時間短、頻率分辨率高、輸出相位連續、可產生寬帶正交信號及其他多種調制信號、可編程和全數字化、控制靈活方便等方面，并具有極高的性價比。 1.2 選題背景及意義DDS是

14、從相位概念出發直接合成所需要波形的一種新的頻率合成技術。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時間等優點，廣泛使用在電信與電子儀器領域，是實現設備全數字化的一個關鍵技術。進入大三，我們的專業理論知識已經達到一定程度，但卻沒有合適的機會應用于實踐。基于可編程邏輯器件實現的DDS，電路并不復雜，在理解原理的基礎上，能夠極大地開發我們理論應用于實踐的能力，調動我們的科研積極性。而QuartusII軟件的使用，更是鍛煉了我們用VHDL語言實現數字電路設計的能力，對日后我們從事相關行業科研開發具有啟蒙意義。1.3 課題研究現狀目前直接數字式頻率合成器基本技術實現方案1：（1

15、）采用高性能的 DDS 單片電路解決方案隨著 DDS 技術和 VLSI 的發展，DDS 單片化在九十年代就已經完成。由于 DDS芯片性能日漸完善，促成了許多 DDS 芯片生產廠家出現，它們推出了許多性能優越的 DDS 芯片，為電路設計者提供了多種選擇。其中 AD 公司的 DDS 系列產品性價比較高，目前取得了極為廣泛的應用。（2）自行設計基于可編程器件的解決方案由于可編程邏輯器件的規模大、速度快、可編程，以及有強大的 EDA 軟件支持等特性，十分適合實現 DDS 系統的數字部分。在高可靠性的應用領域，如果設計合理得當，將不會存在類似 MCU 的復位不可靠等問題。而且由于它的高度集成，完全可以將

16、整個系統下載到同一個芯片當中，實現所謂的片上系統，從而大大縮小產品的體積，提高了系統的可靠性。（3）基于 FPGA 的 DDS 系統合成方案通過 FPGA 控制 DDS 產生線性調頻信號及跳頻信號。基于 FPGA 的 DDS 系統技術可以產生多種調制方式以及多種組合方式，并且可以實現多個 DDS 芯片的功能，更加集成。1.4 本文主要工作本實驗使用DDS的方法設計一個任意頻率的正弦信號發生器，要求具有頻率控制、相位控制、測頻、切換波形，動態顯示以及使能開關等功能。利用QuartusII7.0完成設計、仿真等工作。并利用Altera公司開發的Cyclone III系列EP3C25F324C8實驗

17、箱實現電路，用示波器觀察輸出波形。本論文主要完成工作如下：1 利用Cyclone III系列EP3C25F324C8實驗箱實現DDS的設計。2 DDS中的波形存儲器模塊用Altera公司的Cyclone系列FPGA 芯片中的RAM實現，RAM結構配置成4096×10類型。3 具體參數要求：頻率控制字K取4位；基準頻率fc=1MHZ，由實驗板上的系統時鐘分頻得到。4 系統具有清零功能。5 利用實驗箱上的D/A轉換器件將ROM輸出的數字信號轉換為模擬信號，6 能夠通過示波器觀察到輸出波形。7 通過開關（實驗箱上的Ki）輸入DDS的頻率和相位控制字，并能用示波器觀察加以驗證。8 能夠同時輸

18、出正余弦兩路正交信號；9 在數碼管上顯示生成的波形頻率；10 設計能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發生器；11 在DDS的基礎上，完成AM調制，在示波器上觀察標準AM調制后已調波形和調制波形； 論文一共分為八章，其結構如下：第1章 緒論，主要介紹DDS的發展現狀與現今主要DDS實現方法，主要分析了本課題的研究意義及選題背景，最后給出了本文的主要工作內容。第2章 介紹了Altera® Cyclone系列第三代產品性能，給出了我們實驗平臺Cyclone III EP3C25F324C5 開發板原理圖。第3章 介紹了DDS的基本結構與基本原理，給出了本實驗所完

19、成的電路總圖。第4章 介紹了DDS的子組成模塊。共分為9個子組成模塊，分別為：分頻模塊、頻率預置與調節模塊、頻率累加寄存模塊、相位預置與調節模塊、相位累加寄存模塊、sin函數波形存儲模塊、余弦波方波三角波鋸齒波波形選擇模塊、測頻與譯碼顯示模塊、AM調制模塊。第5章 介紹了電路調試與仿真，給出了DDS計算機仿真圖與AM調制計算機仿真圖，之后給出管腳設置與程序下載運行具體步驟。第6章 給出了實驗箱輸出波形在示波器上的顯示圖。第7章 直接數字頻率合成器（DDS）使用說明書。第8章 論文總結，對本實驗過程中出現的問題進行反思，并且對未來可以展開的工作進行了展望。2 實驗平臺Cyclone III

20、60;EP3C25F324C52.1 Cyclone III2.1.1 Cyclone III 系列產品介紹低成本Cyclone® III FPGA是Altera® Cyclone系列的第三代產品。Cyclone III FPGA系列前所未有地同時實現了低功耗、低成本和高性能，進一步擴展了FPGA在成本敏感大批量領域中的應用。采用臺灣半導體生產公司(TSMC)的65-nm低功耗(LP)工藝技術，Cyclone III 器件對芯片和軟件采取了更多的優化措施，在所有65-nm FPGA中是功耗最低的，在對成本和功耗敏感的大量應用中，提供豐富的特性推

21、動寬帶并行處理的發展。Cyclone III 系列包括8個型號，容量在5K至120K邏輯單元(LE)之間，最多534個用戶I/O引腳。如表1所示，Cyclone III 器件具有4-Mbit嵌入式存儲器、288個嵌入式18x18乘法器、專用外部存儲器接口電路、鎖相環(PLL)以及高速差分I/O等。Cyclone III FPGA系列為成本敏感的各種大批量應用提供多種器件和封裝選擇。Cyclone III 器件結溫在-40°C至125°C之間，有三種溫度等級，支持各種工作環境3VHDL程序設計教程,邢建平,曾繁泰,北京:清華大學出版社,2005。2.1.2 Cyclone I

22、II EP3C25F324C5 開發板原理圖圖2.1 Cyclone III EP3C25 開發板原理圖3 DDS基本原理總電路圖3.1 DDS的基本結構圖3.1 DDS基本結構框圖（*）3.2 DDS的基本原理DDS 的基本結構主要由相位累加器、相位調制器、正弦波數據表(ROM)、D/A轉換器構成。相位累加器由 N 位加法器 N 位寄存器構成。每來一個 CLOCK，加法器就將頻率控制字 fwrod 與累加寄存器輸出的累加相位數據相加，相加的結果又反饋送至累加寄存器的數據輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累

23、加。由此，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加以此，相位累加器輸出的數據作為波形存儲器的相位取樣地址，這樣就可把存儲在波形存儲器內的波形抽樣值進行找表查出，完成相位到幅值的轉換。圖3.2頻率和相位均可控制的具有正弦和余弦輸出的DDS核心單元電路示意圖（*）（*） 為引用圖，詳見致謝由于相位累加器為N位，相當于把正弦信號在相位上的精度定為N位，所以分辨率為1/2N。若系統時鐘頻率為fc，頻率控制字fword為1，則輸出頻率為fOUT=fC/2N，這個頻率相當于"基頻"。若fword為K，則輸出頻率為： fout=K* fC/2N （2.1）當系統輸入時鐘頻率fC

24、不變時，輸出信號的頻率由頻率控制字K所決定。由上式可得：K=2N*fout/fC （2.2）其中，K 為頻率字，注意 K 要取整，有時會有誤差。選取 ROM 的地址時，可以間隔選項，相位寄存器輸出的位數 D 一般取 10-16位，這種截取方法稱為截斷式用法，以減少 ROM 的容量。D 太大會導致 ROM 容量的成倍上升，而輸出精度受 D/A 位數的限制未有很大改善。圖3.3 DDS工作流程示意圖（*）3.3 DDS總電路封裝圖圖3.4 總電路封裝圖圖3.5 總電路封裝圖左上1/4放大圖圖3.6 總電路封裝圖右上1/4放大圖圖3.7 總電路封裝圖左下1/4放大圖圖3.8 總電路封裝圖右下1/4放

25、大圖3.4 本章小結本章從DDS的基本原理出發，給出DDS的基本結構圖。本人在本實驗中，除了譯碼顯示模塊使用了.bdf畫圖實現，其余功能全部使用VHDL語言編寫。本章最后給出了VHDL語言編寫的模塊封裝后組成的DDS總圖。4 DDS各子模塊設計原理4.1 分頻模塊本實驗中使用的 Cyclone III 實驗箱給出的振蕩頻率源為 48MHz ，因此我們需要使用分頻電路得到作為直接數字頻率合成器電路所使用的各種頻率脈沖。累加器電路中的寄存時鐘信號、ROM 的 CLOCK 使用 1MHz 脈沖頻率 ，動態譯碼顯示電路使用 1KHz 脈沖頻率，頻率、相位控制電路、模 16 電路使用1Hz 脈沖頻率，測

26、頻電路使 0.5Hz。所以輸出為1MHz、1KHz、1Hz、1/2Hz四個。封裝后分頻模塊電路如下：圖4.1 分頻模塊封裝圖內部電路連接如下圖：圖4.2 分頻模塊內部圖由上內部連接圖可見，本模塊由48分頻、1000分頻、1/2分頻三個子模塊組成，下面將依次介紹這三個子模塊。4.1.1 48分頻子模塊圖4.3 48分頻模塊封裝圖設置n為計數參數，對輸入CLK計數，當n由0計數到23，將輸出信號取非，由此得到占空比為50%的48分頻信號。具體程序如下：仿真結果：圖4.4 48分頻仿真圖 4.1.2 1000分頻子模塊圖4.5 1000分頻模塊封裝圖設置n為計數參數，對輸入CLK計數，當n由0計數到

27、499，將輸出信號取非，由此得到占空比為50%的1000分頻信號。具體程序如下：仿真結果：圖4.6 1000分頻仿真圖4.1.3 0.5分頻子模塊圖4.7 0.5分頻模塊封裝圖具體程序如下：仿真結果：圖4.8 0.5分頻仿真圖4.2 頻率預置與調節模塊由于 ROM 中設定的相位取樣地址為 12 位,考慮到本實驗對于相位的控制精度要求不高，且較小的相位差也不便于觀察，故本設計采用 4 位頻率控制字和 4位相位控制字進行步長與相位的控制。其本質為模16計數器。Reset_freq為清零引腳，en_freq為使能引腳。圖4.9 模16計數模塊封裝圖具體程序如下：仿真效果圖如下：圖4.10 模16計數

28、模塊仿真圖4.3 頻率累加寄存模塊頻率累加寄存模塊是由12位累加器與12位寄存器構成。對于12位相位累加器，每來一個時鐘信號（1MHZ），加法器就將頻率控制字 k 與累加寄存器輸出的累加相位數據相加，相加的結果又反饋送至累加寄存器的數據輸入端。ROM 就按照這個地址尋址輸出正弦波（包括其他波形）的幅度從而實現相位到幅度的轉換。圖4.11 頻率累加寄存模塊封裝總圖4.3.1 12位累加器子模塊圖4.12 12位累加器封裝圖輸入為模16計數器產生的4位頻率控制字，輸出為累加后得到的12位數據。具體程序如下：4.3.2 12位寄存器子模塊圖4.13 12位寄存器封裝圖寄存器本質上是D觸發器，所以在程

29、序使用D觸發器的設計原理，對輸入信號，延遲一個時鐘周期后輸出。具體程序如下：4.4 相位預置與調節模塊圖4.14 相位預置與調節電路封裝圖4.5 相位累加與寄存模塊圖4.15 相位累加寄存模塊封裝總圖4.5.1 12位累加器子模塊圖4.16 12位累加器模塊封裝圖相位累加器與頻率累加器的不同在于，相位累加器將輸入的4位控制字與輸出信號的高四位進行累加，以期在示波器上獲得較好的相位移動效果。在程序設計中，運用“&”運算符，連接4位相位控制字與8個“0”，獲得12位的累加輸入數據。具體程序如下：4.5.2 12位寄存器子模塊同3.4.2 。4.6 sin波形存儲模塊sin波形存儲模塊由一個

30、sin的ROM與10位寄存器兩個子模塊構成。正弦查找表 ROM 是 DDS 最關鍵的部分，設計時首先需對正弦函數進行離散采樣，接著將采樣的結果放到 ROM 模塊的對應存儲單元中，每一位地址對應一個數值，輸出為 10 位。ROM 中必須包含完整的正弦采樣值，此設計采樣4096個點。圖4.17 sin波形存儲模塊封裝總圖4.6.1 sin_rom子模塊首先，我們運用Matlab對sin函數進行離散取樣，取樣點為4096個點取樣結果存在Excel中，粘貼入.mif文件中，如下圖所示：圖4.18 sin.mif文件圖4.19 sin_rom封裝圖4.6.2 10位寄存器子模塊圖4.20 10位寄存器封

31、裝圖使用D觸發器編程思想，對輸入延遲一個時鐘周期再輸出。具體程序如下：4.7 余弦波、方波、三角波、鋸齒波波形選擇模塊圖4.21 余弦波、方波、三角波、鋸齒波波形選擇模塊封裝總圖4.7.1 cos_rom、rect_rom、square_rom、sawtooth_rom波形存儲子模塊余弦，鋸齒，三角，方波的 ROM 制作同上4.6.1，只需改動 EXCEL 中的公式產生需要的幅值大小。生成.mif文件如下：圖4.22 鋸齒波.mif文件4.7.2 波形4選1輸出子模塊圖4.23 波形4選1輸出子模塊封裝圖余弦波、三角波、鋸齒波、方波四種波形，通過示波器端口二輸人，因此需要編一個四選一數據選擇器

32、。通過select_0與select_1的組合，選擇輸出波形。00時，輸出余弦波；01時，輸出三角波；10時，輸出方波；11時，輸出鋸齒波。具體程序如下：4.7.3 10位寄存器子模塊見3.7.2。4.8 測頻與譯碼顯示模塊由于譯碼顯示電路在數字鐘試驗中已做過，本實驗直接用上次的模塊，故測頻與譯碼顯示模塊采用連線畫圖實現。Freq_03.0、Freq_13.0為頻率控制字輸入，phase_03.0與phase_13.0為相位控制字輸入，分別接入譯碼顯示電路。使最終8個7段數碼管，高2位顯示相位控制字，其后兩位顯示頻率控制字，低四位顯示當前波形的頻率。圖4.24 測頻與譯碼顯示模塊封裝總圖4.8

33、.1 10進制計數器子模塊圖4.25 10進制計數器子模塊封裝圖內部電路連接圖如下：圖4.26 10進制計數器子模塊內部連接圖4.8.2 測頻子模塊測頻就是計算1秒鐘內脈沖的個數。我們利用計數器和鎖存器實現這一功能。由于累加器以頻率控制字K為間隔，從0到4096計數，當累加滿量時就會產生一次溢出，完成一次周期性的動作，這個周期也就是DDS信號的一個頻率周期，故將的累加器的最高位add11作為測頻電路計數器的脈沖。將1HZ的時鐘信號二分頻，得到0.5Hz。將0.5Hz脈沖送入鎖存器的時鐘端，0.5Hz反相延時后的脈沖送入計數器的清零端。這樣就使計數器在2s的脈沖周期內，1s內清零，1s內計數。由

34、于鎖存器的脈沖和計數器的脈沖是反相的，且有一定的延時，所以當鎖存器有效脈沖來到時，計數器是清零狀態，鎖存器就鎖存前1s內計數器的計數信號。這樣就完成了1s內的脈沖計數，再將鎖存器的輸出送入譯碼顯示電路，就可以在數碼管上顯示波形頻率了。圖4.27 10測頻子模塊封裝圖圖4.28 10測頻子模塊內部電路圖4.8.3 譯碼顯示子模塊圖4.29 10譯碼顯示子模塊封裝圖圖4.30 10譯碼顯示子模塊內部連接圖仿真結果：圖4.31 10譯碼顯示子模塊仿真圖4.9 AM調制模塊AM 即標準調制信號，除了來自消息的基帶信號外，還包含了直流信號，它是調制后輸出信號既含載波分量又含有邊帶分量的標準調幅信號。在標

35、準幅度調制器(AM)中，設載波信號為：，調制信號為：，則標準調幅波信號為：。本文在具體實現中，將其分為載波產生子模塊、調制波相關加法乘法模塊、載波乘法模塊、已調波與調制波二選一選擇輸出模塊共4個子模塊實現，其總的連接圖如下：圖4.32 AM調制封裝總圖4.9.1 載波產生子模塊載波產生模塊套用了之前的sin函數產生模塊，僅僅將變化的頻率控制字固定了，使產生頻率穩定的高頻載波。此處為使載波達到最大頻率，在編程中將頻率控制字置為“1111”。圖4.33 載波產生封裝總圖圖4.34 載波產生內部連接圖圖4.35 載波頻率控制模塊封裝圖具體程序如下：4.9.2 調制波乘法與加法子模塊圖4.36 調制波

36、乘法與加法子模塊封裝圖此處在編程中采用有符號數的運算，USE ieee.std_logic_signed.ALL。事實上，編程中完成了乘法與加法兩個運算。N3.0為由模16計數器輸入的15倍調幅度，即*15，x_modulation為10位調制波輸入端。程序中先對調制波-511，使其均勻分布在正負兩端，然后由輸入調制波乘以調幅度，再除以15進行歸一化處理。具體程序如下：4.9.3 載波乘法子模塊圖4.37調制波乘法與加法子模塊封裝圖此處，直接將10位載波與處理過后的調制波相乘，需要注意的是，處理過的調制波有14位，相乘最大可得到24位。我們去輸出res23.0的高10位輸出，這樣能大致反應已調

37、波的波形。具體程序如下：4.9.4 已調波與調制波二選一顯示子模塊取已調波的高十位與調制波作為輸入信號，在AM調制關的時候輸出調制信號，在AM調制開的時候，輸出已調波。圖4.38 已調波與調制波二選一顯示子模塊封裝圖具體程序如下：5 DDS調試仿真與下載5.1 DDS仿真在下載運行前，我們對DDS全程序進行計算機仿真。由于我們無法在計算機實現48M分頻，所以我們手動為1HZ、0.5HZ等分頻得到的信號置相應的頻率值。進行計算機仿真，我們得到輸出的OUT1與OUT2兩路結果。圖5.1格式化輸出波形操作圖5.2格式化輸出波形操作圖5.3 DDS總電路仿真圖對OUT的輸出結果進行如下操作：可得到輸出

38、的波形如下：圖5.4格式化仿真輸出所得正弦波5.2 AM調制仿真同上，對AM調制進行計算機仿真，得到如下圖：圖5.5 AM調制仿真圖5.3 DDS管腳設定與下載運行（1） 在主菜單 Assignments 中選擇 Device 項，在彈出的對話框中選擇相應的器件 EP1C12Q240C8。（2） 在主菜單 Assignments 選“Pins”，打開平面布置圖編輯器窗口，將設計的電路圖中的各輸入輸出鎖定在相應的管腳上。具體管腳號參見課程設計參考資料附錄1。圖5.6 管腳設定圖（3） 在主菜單選 FileSave 保存文件，再次編譯項目，生成.sof 文件，以用于下載。（4） 在主菜單 Tools 選 Programmer，在彈出的對話框中單擊 start，即可完成下載。（5） 要注意在實驗的不同階段，系統板上各短路帽、跳線帽的插拔與否。6 DDS示波器結果顯示圖6.1正弦波示波器輸出圖圖6.2 余弦波示波器輸出圖圖6.3 三角波示波器輸出圖圖6.4 方波示波器輸