1、數字均衡幅頻功率放大器摘要：本設計實現了一個能對音頻信號幅頻均衡并且進行功率放大后高效率輸出的系統。系統以FPGA為核心，設計FIR濾波器實現數字均衡。均衡后電壓幅度最大波動在±0.9dB以內。均衡器輸出信號經MOS管制作的D類功放進行功率放大。經測試，D類功放效率為，輸出功率大于等于10W時波形無明顯失真。關鍵詞：均衡器 FIR濾波器 FPGA D類功放Abstract：This design implements a system which can equalize the input audio signal and output it efficiently. In thi

2、s system, FPGA is used as the core processor. and FIR filters are used to realize amplitude-frequency equalization, the voltage fluctuation range after equalization is in 0.5dB or less. The output signals pass the Class D amplifier made by discrete MOS transistors for power amplification, the test s

3、hows the efficiency of the amplifier is up to 75% and the waveform has no signifi-cant distortion when the output power is 10W.KeyWords：equalizer FIR filter FPGA D-Class power amplifier一、 方案論證與比較1. 數字幅頻均衡方案比較與選擇數字幅頻均衡器即是在給定的技術指標下，設計離散時間線性系統的系統函數，并使得該系統的頻率響應落在預先給定的容限之內。方案一：IIR數字濾波器該方法可基于相應模擬濾波器的完整的設計

4、公式，且在實現中具有最小個數的常數乘法器和最少個數的延遲單元，是一種很好的節省資源的選擇。但由于IIR濾波器具有極點，容易產生振蕩。且IIR 系統具有非線性相位，會引起相位失真。方案二：FIR數字濾波器FIR濾波器的設計方法以直接逼近所需離散時間系統的頻率響應為基礎，它幾乎完全限于離散時間濾波器的實現問題。并且FIR濾波器的設計問題比IIR濾波器的設計問題有更多的可控之處，所設計出來的系統也具有線性相位，不存在相位失真。FIR濾波器的設計方法有多種，頻域采樣的設計方法可對局部頻譜進行整形，適合幅頻均衡的應用。綜合上述考慮，選用方案二。2. 數字信號處理器比較與選擇方案一：使用DSP作處理器 D

5、SP處理器內部資源主要是乘法器和加法器，并采用流水作業，從而大大提高了運算速度。DSP主要用作算法處理，適合用來做卷積、傅里葉變換、濾波等算法。但是DSP價格昂貴，且難以實現多線程處理，加上我們對DSP開發平臺的了解有限，故本次不采用這種方案。方案二：使用FPGA作處理器FPGA具有結構和邏輯單元靈活、集成度高以及適用范圍寬等特點，可以內部實現加法器、乘法器、FIFO等數字電路，同時它提供了很多具有DSP功能的IP核，可以方便地實現FFT、FIR濾波器等功能，調試簡單。所以綜合上述考慮，我們選用方案二。3.功率放大方案比較與選擇方案一：A類或B類功放A類功率放大器可以實現高保真的音頻信號輸出，

6、但是A類功放的靜態功耗很大，一般情況下效率在10%20%左右，不滿足題目要求。而B類功放的效率在50%78%左右，實際制作中，我們也很難做到60%以上的效率，所以不采用這種方案。方案二：AB類功放AB類功率放大器相對A，B類在效率上有所提高，避免了A類的直流偏置的損耗和B類的交越失真，其理論值效率值為78.5%,但是在實際制作中功率控制在60%以上比較困難，所以未下用此方案。方案三：D類功放D類功放的原理圖如圖一所示，首先音頻信號被調制到脈沖波形中，功率放大后只需通過一個低通濾波器就可以將音頻信號恢復出來。由于D類功放在無信號輸入時放大器處于截止狀態，工作時，靠柵極輸入大信號讓晶體管進入飽和狀

7、態，將電源與負載直接導通，這樣就不會有靜態損耗。雖然晶體管總會有很小的導通電阻消耗部分電能，但一般MOS管導通電阻在m級，此時可以保證很高的效率。綜合上述考慮和各個方案的特點，我們選用方案三。 圖一、D類功率放大器原理圖 4.總體方案設計根據以上分析，系統的整體框圖如圖二所示。輸入信號首先通過前置放大電路放大到一定幅度，經過帶阻網絡后，信號的幅頻特性發生變化。由于我們選用的ADS8505輸入信號范圍達-10V+10V，故帶阻網絡輸出信號經過抗混疊濾波后直接輸入AD進行采樣，將采樣結果送入FPGA做幅頻均衡。最后通過DA輸出并濾波，經過D類功放后即可得到大功率信號。圖二、系統整體框圖二、 理論分

8、析與參數計算1. 前置放大電路的參數計算根據題目要求，輸入信號電壓放大倍數不小于400倍，單級運放的放大倍數難以做到這么高，所以采用兩級運放的形式來做前級放大，本設計中每級放大的倍數定為40倍，總增益1600倍，在輸出端接負載時約為800倍。運放輸出端接600電阻。兩級電路均采用反向放大的形式，見附錄圖（1）。2. 數字幅頻均衡模塊設計數字幅頻均衡模塊的框圖如圖三所示，因為本系統是線性和時不變的，設帶阻網絡的系統函數為，FIR濾波器的系統函數為，如果要實現對帶阻網絡的完全補償，那么FIR濾波器應與帶阻網絡互為逆系統，即.帶阻網絡的系統函數可以通過點頻法測得，然后使用MATLAB求出加矩形窗后F

9、IR濾波器應該具有的單位脈沖響應。圖三、數字幅頻均衡原理圖對于FIR濾波，其系統函數僅有零點（除z=0外），所以反映該系統的差分方程可以表示為：，該式可以認為是與單位脈沖響應的直接卷積，所以該系統函數可以利用如圖四所示的結構來實現。因為FIR系統具有線性相位，所以由其幅頻響應就可以求得其系統函數。這里采用類FIR線性相位系統，其單位脈沖響應具有如下性質：，頻率響應為：。反之，FIR濾波器的單位脈沖響應又可以利用如下公式得到（MATLAB程序）： %FIR具有線性相位 （1） %得到頻響函數 （2） %求得單位脈沖響應 （3） 圖四、FIR濾波器系統結構示意圖由于本系統主要處理20KHz以內的信

10、號，為了盡可能地增加處理數據的點數，提高FIR濾波器的階數，根據耐奎斯特采樣定律（留取部分裕量），我們選取100KHz作為系統的采樣時鐘。由于所選用的FPGA（EP2C8Q208）內部資源有限，故我們設計了1024階的FIR濾波器。3.A/D采樣電路的設計 根據題目的指標及系統頻率的要求，我們需要一款采樣率超過40KHz的采樣芯片。ADS8505是一款16bits、最高采樣頻率250KHz的性能優良的AD采樣器件，由于以前使用過該芯片，為了更快的完成題目，所以選用ADS8505作為采樣芯片。4.D/A輸出電路設計根據題目的指標及系統頻率的要求，我們需要一款頻率超過40KHz的數模輸出芯片。DA

11、C904是一款14bits、最高采樣頻率165MHz的的DA器件，由于以前使用過該芯片，所以仍選用DAC904作為數模輸出芯片5.功率放大電路設計D類功放第一部分為調制器，輸入信號接比較器的正輸入端，與三角波相比較。當正端上的電位高于負端三角波電位時，比較器輸出為高電平，反之則輸出低電平。這樣，比較器輸出的波形就是一個脈沖寬度被音頻信號幅度調制后的波形，稱為SPWM波。音頻信息被調制到脈沖波形中，如圖六所示。本系統中選用200KHz作為調制信號，具體電路圖見附錄圖（5）所示。電路輸出端接兩級LC濾波器。三、 單元電路設計及軟件整體框圖1. 抗混疊濾波器電路由于本系統主要處理20KHz以內的信號

12、，為避免頻域混疊，在前端使用開關電容濾波器MAX294設計一個八階橢圓濾波器，其截至頻率為25KHz，具體電路圖如附錄圖（4）所示。DA輸出后的重構濾波器濾波，原理和電路圖同抗混疊濾波器，不再贅述。2. D類功放調制三角波產生電路三角波發生器電路第一級為施密特觸發器電路，第二級為積分電路，通過不斷地充放電，使得比較器輸出電壓在高低之間轉換，而積分電路則將方波積分，輸出三角波。通過推導可以得出三角波電壓的峰峰值為（=5V），頻率為，本系統中取。3. D類功放后級輸出電路D類功放后級輸出電路如附錄圖（5）所示。這是一個脈沖控制的大電流開關放大器，正半周期比較器輸出高電平，MOSFET晶體管Q1導通

13、，且Q2截止，負半周期比較器輸出高電平Q2導通，且Q1截止，這樣它就把比較器輸出的PWM信號變成高電壓、大電流的大功率PWM信號，最后只需要通過一個二階低通濾波器就可以把聲音信息還原出來。4. 軟件整體框圖圖五、軟件整體框圖四、 測試方案與測試結果1. 測試儀器： YB1732A3A 直流穩壓電源 SPF40型 數字合成函數發生器 TDS1002B 數字示波器 DT9203 數字萬用表2. 測試方法及測試數據：A 前置放大器測試：輸入電壓有效值為Vi=5mV,在整個系統連通的情況下測試前置放大器的增益，并在輸出端接600負載時測試放大器的輸出電阻=600,放大器的1dB上下限頻率為=5Hz,

14、=65KHz。頻率（Hz）2010050010001000020000輸出開路輸出電壓Vrms（V）4.034.034.034.054.064.05放大倍數806806806810812810B 帶阻網絡測試：在整個系統連通的情況下，保持輸入電壓有效值為Vi=5mV, 改變輸入信號的頻率，測量各頻點的輸出電壓值,計算相對衰減量。頻率（Hz）2010048310001000020000輸出電壓（V）8.563.61.962.446.38.4相對衰減量（dB）2.66-4.86-10.14-8.230002.50C 幅頻均衡電路測試: 在整個系統連通的情況下，保持輸入電壓有效值為Vi=5mV, 改

15、變輸入信號的頻率，測量數字均衡網絡輸出端的電壓值，計算相對衰減量。頻率（Hz）2010050025001000020000輸出電壓（V）2.121.921.921.901.901.80相對衰減量（dB）0.90.080.080.000.00-0.56D 功率放大器測試：在整個系統連通的情況下，保持輸入電壓有效值為Vi=5mV, 改變輸入信號的頻率，測試電源電壓、電流，計算出功率和效率。頻率（Hz）20100500250010001000020000輸出功率（W）12.112.312.310.6101011.4電源功率（W）14.714.414.212.214.312.512.9電源效率（%）8

16、2.385.186.786.970.080.088.3波形有無明顯失真無無無無無無無3. 數據分析與結論：我們所達到的指標和功能如下表所示：項目題目要求的指標/功能實現的指標/功能前置放大器放大倍數4001600帶阻網絡衰減量10dB10.14dB均衡后電壓幅度波動 ±1.5dB±0.9dB功放效率60% 70%功放-3dB通頻帶20Hz20kHz。50Hz16kHz。輸出功率10W12W另外在測試過程中發現顯示出的被測信號在頻率高時波形會出現失真，本來可以通過負反饋和補償來達到預期的效果。但由于時間有限，我們已經盡了最大的努力。且對于D類功放，效率70%還有很大的提升空間，可以通過選擇一些低導通電阻的場效應管來實現，由于手上沒有這種場管，只能做到這樣的效果，深感遺憾。總之，本系統還有很多地方可以修正和更加完善，比