1、45EL EC TR ON IC P RO DU CT S CH I NA MAY 2005 可編程邏輯器件專題使用SignalTap II 邏輯分析儀調試FPGA使用SignalTap II 邏輯分析儀調試FPGA Design debugging of FPGA using SignalTapII embeded logic analyzer西安交通大學電氣工程學院郭佳佳胡曉菁王永良1概述隨著F P G A 容量的增大設計調試成為一個很繁重的任務設計人員需要一種簡易有效的測試工具傳統的邏輯分析儀在測試復雜的FPGA 設計時 1設計中器件的選擇依據設計規模而定 2設計者為減小電路板的面積在不

2、改變PCB 板布線的情況下引出I/O 引腳非常困難外接邏輯分析儀有改變FPGA設計中信號原來狀態的可能 4將會加重設計方的經濟負擔一種新的調試工具QuartusII中的SignalTap II滿足了FPGA開發中硬件調試的要求便于升級價格低廉等特點并以一個實例介紹該分析儀具體的操作方法和步驟能夠捕獲和顯示可編程單芯片系統設計中實時信號的狀態它支持多達1024個通道每個分析儀均有10級觸發輸入/輸出SignalTapII為設計者提供了業界領先的SOPC 設計的實時可視性目前SignalTapII邏輯分析儀支持的器件系列包括SignalTapII將邏輯分析模塊嵌入到FPGA 中邏輯分析模塊對待測節

3、點的數據進行捕獲使用SignalTapII無需額外的邏輯分析設備SignalTapII 對FPGA 的引腳和內部的連線信號進行捕獲后因此使用SignalTapII的一般流程是建立SignalTapII(.stp文件并加入工程編譯并下載設計到FPGA在測試完畢后將該邏輯分析儀從項目中刪除1采樣時鐘決定了顯示信號波形的分辨率否則無法正確反映被測信號波形的變化2可以使用NodeFinder中的SignalTapII濾波器查找所有預綜合和布局布線后的SignalTap II節點邏輯分析器不可測試的信號包括P L L 的時鐘輸出L V D S信號配置采樣深度SignalTapII所能顯示的被測信號波形的

4、時間長度為T xT x = N本文介紹了可編程邏輯器件開發工具QuartusII中SingalTapII嵌入式邏輯分析器的使用詳細介紹使用SignalTapII對FPGA調試的具體方法和步驟SignalTap圖1 SignalTapII嵌入式邏輯分析器2005/546T s Ϊ²ÉÑùʱÖÓµÄÖÜÆÚÉèÖÃbuffer acquisition mode Á¬Ð

5、ø´æ´¢Á½ÖÖģʽ½«Õû¸ö»º´æ·Ö³É¶à¸öƬ¶Î(segment¸Ã¹¦ÄÜ¿ÉÒÔÈ¥µ

6、4;Î޹صÄÊý¾Ý5SignalTap II Ö§³Ö¶à´¥·¢¼¶µÄ´¥·¢·½Ê½6¿ÉÒÔÉ趨¸´ÔӵĴ&

7、#165;·¢Ìõ¼þÓÃÀ´²¶»ñÏàÓ¦µÄÊý¾Ýµ±´¥·¢Ìõ¼þÂú×ãʱÍê³ÉSTPÉèÖÃ

8、6;óÔÚQuartusII ÖÐSignalTap II ´°¿Úϲ鿴Âß¼-·ÖÎöÒDz¶»ñ½á¹ûÒÔ¹©ÍâÉèµÄÂß¼-

9、83;ÖÎöÆ÷ʹÓÃtblvwfÎļþ¸ñʽÒÔ¹©µÚÈý·½·ÂÕ湤¾ßʹÓþßÌå˵Ã÷È

10、31;ºÎÓÃSignalTap II À´½øÐÐFPGA Éè¼ÆµÄÑéÖ¤¸ÃÆ÷¼þÖ§³ÖSignalTap II ǶÈëʽÂß¼-·ÖÎöÒ&

11、#199;µÄʹÓÃÊý×Ö±¶ÆµÆ÷µÄ±¶ÆµÊä³öÌṩA D C ¿ØÖÆÆ÷µÄ²ÉÑù´¥·¢Âö&

12、#179;å¸ù¾ÝÆä²Ù×÷ʱÐò²ÉÑùµÄʱ»úÓɱ¶ÆµÆ÷À´¿ØÖÆÔòÍ£Ö¹µÈ´ý&

13、#207;ÂÒ»¸ö´¥·¢Âö³åµÄµ½À´ADC ²ÉÑù¿ØÖÆÆ÷µÄ״̬»ú½øÐÐÒ»´Î²ÉÑ

14、49;²Ù×÷Íê³É±»²âÐźÅÒ»¸ö»ù²¨ÖÜÆÚN¸öµãµÄµÈ¼ä¸ô²ÉÑù¾¡¿ÉÄ&#

15、220;µØ±£³ÖN¸öµãµÄ²ÉÑù¿í¶ÈÕýºÃΪ±»²âÐźÅÒ»¸öÖܲ¨µÄ¿í¶ÈË&

16、#252;ÊÇÓÃ״̬»ú¿ØÖƵÄÖÜÆÚÐÔµÄÖظ´Ê¼þ¿ªÊ¼ÏÂÒ»´ÎµÄ²ÉÑùÔ&

17、#218;S T PÎļþÖн«b u f f e r acquisition mode ·Ö±ðÉèΪÁ¬Ðø´æ´¢ºÍÑ-»·²ÉÑù´æ´¢Á½ÖÖÄ£&#

18、202;½½øÐÐÑéÖ¤¶øÔÚÑ-»·²ÉÑù´æ´¢·½Ê½ÏÂ圖2ADC0809采樣控制器圖3SignalTapII文 件的設置步驟 47EL EC TR ON IC P RO DU CT S CH I NA MAY 2005 可編程邏輯器件專題SignalTapII記錄了一次采樣過程的所有

19、數據從中可以看到FPGA 控制ADC0809轉換的時序波形設其值為2561bit segments和單次觸發相同的是邏輯分析儀在A D C 0809采樣時鐘上升沿時觸發邏輯分析儀因此捕獲1位數據后邏輯分析儀停止一共啟動256次設顯示格式為L i n e Chart分片采樣圖5是連續采樣256個點的結果波形提供了芯片測試的一個很好的途徑它在器件內部捕獲節點進行分析和判斷系統故障具有很好的效果按照上述SignalTapII的使用步驟并對文件進行設置如1處設置采樣時鐘ct32處添加測試信號3處是采樣深度的設置在4處的設置確定了在clko時鐘的上升沿觸發邏輯分析儀在分段存儲模式下設置為Sigmente

20、d5121bitsegments每段1個位的存儲深度另外首先將STP 文件設置成連續存儲模式在連續存儲模式下這樣 使用SignalTap邏輯分析儀調試FPGA作者:郭佳佳, 胡曉菁, 王永良作者單位:西安交通大學電氣工程學院刊名:今日電子英文刊名:ELECTRONIC PRODUCTS CHINA年,卷(期:2005,(5被引用次數:5次相似文獻(10條SingalTap II邏輯分析儀是Altera公司Quartus II軟件中內嵌的一種調試程序,通過把一段執行邏輯分析功能的代碼和客戶的設計組合在一起編譯、布局布線,完成傳統邏輯分析儀的功能,可以在調試過程中觀察軟硬件的交互作用.文章通過一個

21、十進制計數器的設計實例,詳細闡述用SignalTap II對FPGA調試的具體方法和調試步驟.實驗結果證明,該調試方法操作方便,實時性較高,可加快系統的開發過程.2.學位論文高艷輝基于FPGA的邊界掃描控制器的設計2010隨著印制電路板功能的日益增強,結構日趨復雜,系統中各個功能單元之間的連線間距越來越細密,基于探針的電路系統測試方法已經很難滿足現在的測試需要。邊界掃描測試(BST技術通過將邊界掃描寄存器單元安插在集成電路內部的每個引腳上,相當于設置了施加激勵和觀測響應的內建虛擬探頭,通過該技術可以大大的提高數字系統的可觀測性和可控性,降低測試難度。針對這種測試需求,本文給出了基于FPGA的邊

22、界掃描控制器設計方法。 完整的邊界掃描測試系統主要由測試控制部分和目標器件構成,其中測試控制部分由測試圖形、數據的生成與分析及邊界掃描控制器兩部分構成。而邊界掃描控制器是整個系統的核心,它主要實現JTAG協議的自動轉換,產生符合IEEE標準的邊界掃描測試總線信號,而邊界掃描測試系統工作性能主要取決與邊界掃描控制器的工作效率。因此,設計一個能夠快速、準確的完成JTAG協議轉換,并且具有通用性的邊界掃描控制器是本文的主要研究工作。 本文首先從邊界掃描技術的基本原理入手,分析邊界掃描測試的物理基礎、邊界掃描的測試指令及與可測性設計相關的標準,提出了邊界掃描控制器的總體設計方案。其次,采用模塊化設計思

23、想、VHDL語言描述來完成要實現的邊界掃描控制器的硬件設計。然后,利用自頂向下的驗證方法,在對控制器內功能模塊進行基于Testbench驗證的基礎上,利用嵌入式系統的設計思想,將所設計的邊界掃描控制器集成到SOPC中,構成了基于SOPC的邊界掃描測試系統。并且對SOPC系統進行軟硬件協同仿真,實現對邊界掃描控制器的功能驗證后將其應用到實際的測試電路當中。最后,在基于SignalTap硬件調試的基礎上,軟硬件結合對整個系統可行性進行了測試。從測試結果看,達到了預期的設計目標,該邊界掃描控制器的設計方案是正確可行的。 本文設計的邊界掃描控制器具有自主知識產權,可以與其他處理器結合構成完整的邊界掃描

24、測試系統,并且為SOPC系統提供了一個很有實用價值的組件,具有很明顯的現實意義。設計和驗證超高密度FPGA的方法是采用邏輯分析儀、示波器和總線分析儀,通過測試頭和連接器把信號送到儀器上.隨著FPGA設計復雜度的增加,傳統的測試方法受到局限.在FPGA內部嵌入邏輯分析核,構成一種嵌入式邏輯分析儀,對FPGA器件內部所有的信號和節點進行測試,這一方法同樣可以達到FPGA開發中硬件調試的要求,并且具有無干擾、便于升級和使用方便等優點.SignalTap正是這樣一種嵌入式邏輯分析儀,本文詳細介紹了其在調試FPGA時的具體方法和步驟.介紹一種利用計算機打印口調試ALTERA的FLEX10K系列FPGA的

25、方法。對于沒有ALTERA的Quartus軟件的設計者,該方法可以在一定程度上彌補MAX+PLUSIIl軟件沒有SignalTap邏輯分析功能的不足。現場可編程門陣列(FPGA廣泛應用于數字系統的設計,在數字系統中設計內置的信號發生器和嵌入的邏輯分析儀有助于系統硬件調試.分析了FPGA內置信號發生器實現原理和嵌入邏輯分析儀SignalTap II的配置,并給出了在研制1Gb/s光纖通道交換機過程中的系統硬件調試實例,豐富了硬件調試方法.6.學位論文彭平良基于FPGA的嵌入式圖像采集卡的研究2007圖像采集和處理技術在機器視覺和圖像分析等諸多領域應用十分廣泛,大部分情況下,采集卡只需將前端相機捕

26、獲的圖像信息正確地傳回計算機即可。但是在要求較高的應用場合需要采集卡能準確控制外部光源和相機,完成圖像采集,預處理,數據傳輸。只有這樣,用戶才可以根據不同的興趣和需求對特定的某些圖像進行采集、傳輸以及處理,以達到某種分析目的。本文根據國家985二期項目“三維粒子圖像測速系統”的圖像采集與處理需要,設計開發了一款以FPGA為核心控制芯片的嵌入式圖像采集卡。采集卡以FPGA為邏輯和算法實現的核心器件,不僅實現了傳統意義上的圖像采集,而且實現了CCD相機控制和激光器同步曝光功能,打破了以往單純靠增加硬件設備實現同步控制的方法,簡化了系統硬件結構并節約系統成本。此外,在系統中嵌入了圖像增強算法和采用P

27、CI接口與計算機連接滿足了高速采集的要求。同時,采用市場上廣泛應用的Camera Link作為采集卡的圖像輸入接口,提高了系統的通用性、傳輸速率和抗干擾能力,簡化圖像獲取設備和模擬攝像頭之間需要視頻解碼等連接。具有嵌入式處理功能,光源同步和相機控制的采集卡將使機器視覺系統,圖像測速等諸多領域的圖像采集應用變得更為便捷。論文首先對圖像采集卡系統的組成、整體方案和可行性進行了論證。然后給出了圖像采集卡的硬件設計。在此部分結合整體設計方案,討論芯片的選型問題。根據所選芯片的本身特點,分模塊地對圖像采集卡的硬件設計原理進行了詳細的闡述。接下來是圖像采集卡的軟件設計部分。用VHDL和原理圖結合的方法對F

28、PGA進行編程,實現了圖像采集系統的各個功能模塊。根據圖像采集系統的要求用DriverWorks軟件設計了圖像采集卡的WDM底層驅動程序和上層應用程序。最后是用FPGA實現了帶修改參數的硬件嵌入式圖像處理算法圖像增強。論文中使用QUARTUS軟件嵌入的邏輯分析儀SignalTap對FPGA設計的模塊進行了硬件調試,給出了調試的時序圖和調試結果,經測試分析該采集卡滿足“三維粒子圖像測速系統”的要求,達到了預期目標。基于FPGA的運動控制卡采用脈沖加方向的閉環控制方式,具有結構簡單,集成度高、實時性好等優點.從硬件的構成、設計和算法實現等方面入手,闡述了運動控制卡的設計和開發.用硬件描述語言VHD

29、L(very high speed integrated circuit HDL和原理圖結合的方式對FPGA編程實現系統的主要硬件邏輯和算法,從而提高了系統的靈活性和移植性.在硬件算法上,采用乒乓操作處理高速的分頻倍數數據流,提高了系統的實時性和控制精度;并且提出了一種基于加二計數器的分頻算法,實現任意分頻倍數的分頻.利用嵌入式調試工具SignalTap對運動控制卡進行硬件調試和仿真,給出了相應的誤差分析.簡述I2C總線的原理;介紹幾種I2C接口芯片的初始化方法;以AD9883A的初始化為例,重點說明基于FPGA的I2C配置模塊,在Quartus軟件中進行了I2C 總線主從模式下的仿真,并用其內嵌邏輯軟分析儀SignalTap 完成了硬件調試.以I2C總線協議為根據,用有限狀態機(FSM:Finite State Machine設計了基于FPGA的I2C初始化程序模塊.主要