1、沈陽航空航天大學課 程 設 計 報 告課程設計名稱：計算機組成原理課程設計課程設計題目：3/16RZI解碼器的設計與實現 院（系）：計算機學院專 業：計算機科學與技術班 級：04010101學 號：姓 名： 指導教師：郭振洲完成日期：2013年1月11日目 錄第1章 總體設計方案11.1 設計原理11.2 設計思路11.3硬件環境：2第2章 詳細設計方案52.1 頂層方案圖的設計與實現52.1.1 創建頂層圖形設計文件52.1.2 器件的選擇與引腳鎖定52.2 移位寄存器的設計62.3 計數器的設計62.3.1 計數器功能設計6計數器功能仿真72.4 功能仿真8建立仿真波形文件及仿真信號選擇8

2、功能仿真結果與分析8參考文獻9附 錄（電路原理圖）10第1章 總體設計方案1.1 設計原理3/16RZI解碼器的編碼規則為“0”對應的16個電平中第7,8,9位為高電平，其余為低電平。“1”對應的16個電平均為高電平。我們通過解碼，將其轉化為“0”對應16個低電平，“1”對應16個高電平。初始： 解碼結束：圖 1.1 3/16RZI碼解碼器功能由圖中可以看出這個問題的關鍵在于解決第7,8,9位的電平。對于3/16碼的輸入，無論是高電平還是低電平可以看出7,8,9位都是與第一位相同，其他位可以直接輸出。按照這種分析，我們只需處理特殊位就可以。1.2 設計思路3/16RZICLK 計數器數據選擇器

3、二進制數字輸出圖1.2 3/16RZI流程圖通過一個16進制的計數器控制碼的周期，計數器從0加到15，周期結束，計數器歸零，進入下一個周期。通過計數器的控制，控制譯碼器輸出。移位寄存器接收3/16RZI電平的輸入，其中除7,8,9位外，其余位均按第一位輸出，其中第7,8,9位也按第一位輸出，但是采用5個寄存器做緩存，這部分需要對其中一部分進行轉換，將“0”對應的高電平轉換為低電平，進行輸出。相比于前人的使用12個寄存器的方法是一種優化，節省資源，提高了效率。當計數器計到7時，這時從5個緩存中的最后為讀出數（即為原來的第一位），8位9位依次類推。通過這種方法對RZI碼進行解碼轉換。最后輸出正確的

4、RZI碼。1.3硬件環境：Xilinx Foundation f3.1設計軟件Xilinx Foundation f3.1是Xilinx公司的可編程器件開發工具，該平臺（如圖1.3所示）功能強大，主要用于百萬邏輯門設計。該系統由設計入口工具、設計實現工具、設計驗證工具三大部分組成。它可用來開發Xilinx 公司的Virtex, XC3000, XC4000, XC5200 系列的FPGA芯片和XC9500 系列的CPLD 芯片。該平臺功能強大, 主要用于百萬邏輯門級的設計和1Gb/ s 的高速通信內核的設計。利用該系統可完成從設計構想到比特流下載的全部過程。該平臺以工程管理器為主界面, 同時集

5、成了Xilinx 公司以及其他公司的一些優秀軟件圖 1.3 Xilinx Foundation f3.1設計平臺圖 1.4 Xilinx foundation f3.1電路連線設計平臺COP2000集成調試軟件圖 1.5 COP2000計算機組成原理集成調試軟件COP2000 集成開發環境是為COP2000 實驗儀與PC 機相連進行高層次實驗的配套軟件，它通過實驗儀的串行接口和PC 機的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調試FPGA 實驗等功能，該軟件在Windows 下運行。COP2000 集成開發環境界面如圖1.5所示。第2章 詳細設計方案2.1 頂層方案圖的設計與

6、實現頂層方案圖采用原理圖設計輸入方式，電路實現基于XCV200可編程邏輯芯片。在完成原理圖的功能設計后，把輸入/輸出信號安排到XCV200指定的引腳上去，實現芯片的引腳鎖定。2.1.1 創建頂層圖形設計文件頂層圖形文件主要由一個移位寄存器和一個16進制計數器組成、或門、與門組成一個完整的設計實體。可利用Xilinx foundation f3.1模塊實現頂層圖形文件的設計，頂層圖形文件結構如圖2.1所示。圖2.1 RZI碼解碼器頂層圖形文件結構頂層文件存在兩個輸入，分別為CLK和3/16RZI碼，輸入封裝好的3/16RZI譯碼器，經過譯碼電路后得到輸出的目標電路。2.1.2 器件的選擇與引腳鎖

7、定（1）器件的選擇 環境是基于偉福COP2000型計算機組成原理實驗儀和XCV200實驗板，故采用的目標芯片為Xlinx XCV200軟件所包含的邏輯芯片。（2）引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到Xlinx XCV200芯片指定的引腳上去，實現芯片的引腳鎖定，各信號及Xlinx XCV200芯片引腳對應關系如表2.1所示。圖形文件中的輸入/輸出信號XCV200芯片引腳CLOCK213IN103OUT125表2.1 引腳鎖定情況2.2 移位寄存器的設計移位寄存器除了具有存儲代碼的功能以外，還有具有移位功能，就是指將寄存器里儲存的代碼能在脈沖的作用下依次左移。移位寄存器由5個D觸發器組

8、成，第一個觸發器的輸入端接受輸入信號，其余的每個觸發器輸入端均與前邊一個觸發器的Q端相連。5個寄存器其實在本質上來說只是用作一個緩存的作用當要處理特殊位的時候從寄存器的最右一個輸出讀取數據，這時的數據其實是從信號的前幾位讀入的，隨著計數器的計數而不斷的由左向右移（詳見圖2.2），其設計過程如下7,8,9位0-6位,10-15位圖 2.2 寄存器設計原理這種設計方法簡單，可行，既能節約成本，又能準確的實現所要求的設計方案，相對于是用12個寄存器的方法有了較大的改進，但缺點在于對波形有一定的限制，可移植性有待提高，不過就這個問題而言，已經可以足夠滿足目標。2.3 計數器的設計2.3.1 計數器功能

9、設計計算器由4個D觸發器構成，當每次CLK信號到達時，記一次數，當到16時重新計數，D0D4四個輸出接數選器。圖 2.3 計數器設計原理2.3.2計數器功能仿真圖 2.4 計數器功能仿真由圖2.4所示，D0為第0位，D1為第1位，D2 為第2位，D3為第3位。根據仿真圖可知，計數器設計正確。2.4 功能仿真仿真調試主要驗證設計電路的邏輯功能、時序的正確性，本設計中主要采用功能仿真方法對設計的電路進行仿真。首先進行波形測試。建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設置參數，在本設計的仿真中共有兩個數據輸入CLK和IN，一個脈沖輸入CLK，一個

10、輸入3/16RZI碼。 功能仿真結果與分析圖 2.5 仿真效果圖如圖2.4所示，CLK為時鐘信號，0.2us為一個時鐘周期。IN信號為輸入的3/16RZI信號，以時鐘信號為基準，前6個周期為低電平，第7,8,9個周期為高電平，9至16個周期再次變為低電平，之后是連續的16個周期的高電平。我們的目標就是對這個信號進行解碼，以得到前16個周期為低電平，后16個周期為高電平的目標信號，由圖2.4可以看出，經過我設計的譯碼電路，可以完整，精確的實現預期目標，充分證明了設計的正確性。參考文獻1 曹昕燕. EDA技術實驗與課程設計M.北京：清華大學出版社，20062 范延濱.微型計算機系統原理、接口與ED

11、A設計技術M.北京：北京郵電大學出版社，20063 王愛英.計算機組成與結構(第4版)M.北京：清華大學出版社，20064 唐朔飛.計算機組成原理 (第2版) M. 北京：高等教育出版社，20035 杜建國.Veriling HDL 硬件描述語言。北京：國防工業出版社，20036 閻石.數字電子技術基礎（第五版）北京：高等教育出版社，20037 莊鎮泉 胡慶生，電子設計自動化M北京，科學出版社，2000 附 錄（電路原理圖）圖1.計數器原理圖圖2.底層原理圖課程設計總結：經過近半個月的計算機組成原理課程設計，使我進一步了解了計算機組成原理這門課的真正含義，使我對計算機的硬件基礎有了一些了解。在這次實驗中有許多不明白的地方，通過查找參考書使我學到了許多在課堂上學不到的東西，并且鍛煉了自己的動手能力，最重要的是使我理解了計算機是怎么工作的，使我受益菲淺。剛開始的時候對題目沒有頭緒，不知道如何下手，特別是對RZI碼一點不熟悉，網上也找不著資料，只能依靠老師的提示和解答。后來經過和老師的探討，以及查閱資料，弄清了實驗目的后弄懂題目，以及深層的原理后。隨著課程設計的逐漸進行，整體的思路也逐漸明晰起來，開始加快了設計的進度。理