1、CameraLink 接口1. CameraLink 接口簡介1.1 CameraLink 標準概述Camera Link 技術標準是基于 National Semiconductor公司的 Channel Link標準發展而來的，而 Channel Link 標準是一種多路并行 LVDS 傳輸接口標準。低壓差分信號( LVDS )是一種低擺幅的差分信號技術，電壓擺幅在 350mV 左 右，具有擾動小，跳變速率快的特點，在無失傳輸介質里的理論最大傳輸速率在 1.923Gbps 。 90 年代美國國家半導體公司( National Semiconductor )為了找 到平板顯示技術的解決方案，

2、開發了基于 LVDS 物理層平臺的 Channel Link 技術。 此技術一誕生就被進行了擴展，用來作為新的通用視頻數據傳輸技術使用。如圖 1.1 所示， Channel Link 由一個并轉串信號發送驅動器和一個串轉并信號 接收器組成， 其最高數據傳輸速率可達 2.38G 。數據發送器含有 28 位的單端并行 信號和 1 個單端時鐘信號， 將 28 位 CMOS/TTL 信號串行化處理后分成 4 路 LVDS 數據流， 其 4 路串行數據流和 1 路發送 LVDS 時鐘流在 5 路 LVDS 差分對中傳輸。 接收器接收從 4 路 LVDS 數據流和 1 路 LVDS 時鐘流中把傳來的數據和

3、時鐘信號 恢復成 28 位的 CMOS/TTL 并行數據和與其相對應的同步時鐘信號。圖 1.1 camera link 接口電路1.2 CameraLink端口和端口分配端口分配在基本配置模式中，端口 A、B和C被分配到唯一的Camera Link驅動器/接收器對上；在中級配置模式中，端口D、E和F被分配到第二個驅動器/接收器對上；在完整配置模式中，端口A、B和C被分配到第一個驅動器/接收器對上，端口 D、E和F被分配到第二個驅動器/接收器對上，端口 G和H被 分配到第三個驅動器/接收器對上。表1.1給出了三種配置的端口分配， Camera Link芯片及連接器的使用數量情況。表1.1 3種配

4、置模式的端口分配配置模式端口芯片數量連接器數量基本A,B,C11中級a,b,c,d,e,f22完整a,b,c,d,e,f,G, H32圖1.2各種配置下的端口連接關系122端口的位分配從表1.2中我們可以看出在3種Camera Link配置模式中，圖像數據位是怎樣 分配到端口的。這種位分配方式已經被應用于市場上最流行的相機上了。表1.2 Camera Link 接口的端口分配驅動器輸入信號對應芯片引腳StrobeTxCLKOut/TxCLK InLVALTX/RX24FVALTX/RX25DVALTX/RX26SpareTX/RX23PortAO ， PortDO ，PortGOTX/RX0P

5、ortAI , PortDI ,PortGITX/RX1PortA2 , PortD2 ,PortG2TX/RX32PortA3 , PortD3 ,PortG3TX/RX3PortA4 , PortD4 ,PortG4TX/RX4PortA5 , PortD5 ,PortG5TX/RX6PortA6 , PortD6 ,PortG6TX/RX27PortA7 , PortD7 ,PortG7TX/RX5PortBO , PortEO ,TX/RX7PortHOPortBI , PortEI ,PortHITX/RX8PortB2 , PortE2 ,PortH2TX/RX9PortB3 ,

6、PortE3 ,PortH3TX/RX12PortB4 , PortE4 ,PortH4TX/RX13PortB5 , PortE5 ,PortH5TX/RX14PortB6 , PortE6 ,PortH6TX/RX10PortB7 , PortE7 ,PortH7TX/RX11PortCO ， PortFOTX/RX15PortCI ， PortFITX/RX18PortC2 ， PortF2TX/RX19PortC3 ， PortF3TX/RX20PortC4 ， PortF4TX/RX21PortC5 ， PortF5TX/RX22PortC6 ， PortF6TX/RX16PortC

7、7 ， PortF7TX/RX17如果只用端口 D和G ,那么它們與器件的連接方法與端口 A相同。同樣，如 果使用端口 E和H，它們與器件連接方法同端口 B的相同，端口 F的與端口 C 的相同。如果相機在每個周期內僅輸出 1個像素，那么就使用分配給像素 A的端口；如 果相機在每個周期內輸入 2個像素，那么使用分配像素 A和像素B的端口；如果在每個周期內輸出3個像素，那么使用分配給像素 A、B和C的端口；依次類推至相機每周期輸出8個像素，那么分配給 AH的8個端口都將被使用 2. CameraLink接口模塊設計2.1功能描述該模塊主要根據被測 FPGA發來的圖像地址信號將 DDR2中的指定圖像

8、數據讀取 出來，并且分五路發送給 CameraLink接口，由CameraLink圖像采集卡接收并傳給 上位機顯示。2.2接口描述CameraLink圖像采集端口模塊的接口信號如圖2.1所示：圖2.1 CameraLink圖像采集端口示意圖表2.1各端口的接口定義端口名端 口 類 型信號類型描述來源/去向Cpsl_Rese輸STD_LOGIC異步復位時鐘，低電平有時t_iN入效鐘端口名端 口 類 型信號類型描述來源/去向Cpsl_CamL in kClk_i輸入STD_LOGIC主時鐘85MHz同 步 模 塊Cpsl_DdrC lk_i輸入STD_LOGICDDR2訪問時鐘被測FPGACpsv

9、_DeBI kEn_i輸入STD_LOGIC_VECTC(6 DOWNTO 0)地址使能信號，選擇從RA,D1,D2,D3,D4,D5,G 中哪一塊輸出Cpsl_CMOSFsyn輸入STD_LOGIC幀同步信號Cpsl_CMOSLsyn輸入STD_LOGIC行同步信號端口名端 口 類 型信號類型描述來源/去向Cpsv_AXad輸STD_LOGIC_VECTCIA塊中的地址選擇信號dr_i入(3 DOWNTO 0)Cpsv_D1Xa輸STD_LOGIC_VECTOFD1塊中的地址選擇信號ddr_i入(10 DOWNTO 0)Cpsv_D2Xa輸STD_LOGIC_VECTCID2塊中的地址選擇信

10、號ddr_i入(10 DOWNTO 0)Cpsv_D3Xa輸STD_LOGIC_VECTCID3塊中的地址選擇信號ddr_i入(10 DOWNTO 0)Cpsv_D4Xa輸STD_LOGIC_VECTCID4塊中的地址選擇信號ddr_i入(10 DOWNTO 0)Cpsv_D5Xa輸STD_LOGIC_VECTCID5塊中的地址選擇信號ddr_i入(10 DOWNTO 0)端口名端 口 類 型信號類型描述來源/去向Cpsv_IXad dr_i輸入STD_LOGIC_VECTC(3 DOWNTO 0)R塊中的地址選擇信號DS90CR287DS90CR287Cpsv_CamDataA_o輸出STD

11、_LOGIC_VECTO(11 DOWNTO 0)第一路Cameralink圖像采集輸出數據Cpsl_CamFvalA_oP輸出STD_LOGIC第路幀有效信號，咼電平有效Cpsl_CamD valA_oP輸出STD_LOGIC第 路數據有效信號，咼電平有效Cpsl_CamLvalA_oP輸出STD_LOGIC第 路行有效信號，咼電平有效Cpsl_CamP輸STD_LOGIC第一路 CameraLink端口名端 口 類 型信號類型描述來源/去向wrDwnA_o出PowerDow nCpsl_CamClkA_o輸出STD_LOGIC第一路CameraLink時鐘Cpsv_CamDataB_o輸出

12、STD_LOGIC_VECTC(11 DOWNTO 0)）第二路Cameralink圖像采集輸出數據Cpsl_CamF valB_oP輸出STD_LOGIC第二路幀有效信號，咼電平有效Cpsl_CamD valB_oP輸出STD_LOGIC第二路數據有效信號，咼電平有效Cpsl_CamL valB_oP輸出STD_LOGIC第二路行有效信號，咼電平有效端口名端 口 類 型信號類型描述來源/去向Cpsl_CamP wrDw nB_o輸出STD_LOGIC第二路 CameraLinkPowerDow nCpsl_CamC lkB_o輸出STD_LOGIC第二路CameraLink時鐘Cpsv_Ca

13、mDataC_o輸出STD_LOGIC_VECTC(11 DOWNTO 0)第三路Cameralink圖像采集輸出數據Cpsl_CamFvalC_oP輸出STD_LOGIC第一路幀有效信號，咼電平有效Cpsl_CamDvalC_oP輸出STD_LOGIC第一路數據有效信號，咼電平有效Cpsl_CamLvalC_oP輸出STD_LOGIC第一路行有效信號，咼電平有效端口名端 口 類 型信號類型描述來源/去向Cpsl_CamP wrDw nC_o輸出STD_LOGIC第三路 CameraLinkPowerDow nCpsl_CamClkC_o輸出STD_LOGIC第三路CameraLink時鐘Cp

14、sv_CamDataD_o輸出STD_LOGIC_VECTC(11 DOWNTO 0)第四路Cameralink圖像采集輸出數據Cpsl_CamF valD_oP輸出STD_LOGIC第四路幀有效信號，咼電平有效Cpsl_CamD valD_oP輸出STD_LOGIC第四路數據有效信號，咼電平有效Cpsl_CamLvalD_oP輸出STD_LOGIC第四路行有效信號，咼電平有效端口名端 口 類 型信號類型描述來源/去向Cpsl_CamP輸STD_LOGIC第四路 CameraLinkwrDw nD_o出PowerDow nCpsl_CamC輸STD_LOGIC第四路CameraLink時鐘lk

15、D_o出Cpsv_CamD輸STD_LOGIC_VECTC第五路Cameralink圖像ataE_o出(11 DOWNTO 0)采集輸出數據Cpsl_CamF輸STD_LOGIC第五路幀有效信號，咼valE_oP出電平有效Cpsl_CamD輸STD_LOGIC第五路數據有效信號，咼valE_oP出電平有效Cpsl_CamL輸STD_LOGIC第五路行有效信號，咼valE_oP出電平有效端口名端 口 類 型信號類型描述來源/去向Cpsl_CamP輸STD_LOGIC第五路 CameraLinkwrDw nE_o出PowerDow nCpsl_CamC lkE_o輸出STD_LOGIC第五路Cam

16、eraLink時鐘app_af_wren輸出STD_LOGICMIG緩存地址和命令的 fifo 與使能信號咼電平 有效DDR2控制 器app_af_ad輸STD_LOGIC_VECTCRMIG地址總線dr出(30 DOWNTO 0)app_af_cm輸STD_LOGIC_VECTCRMIG讀寫命令控制信號d出(2 DOWNTO 0)clkO_tb輸STD_LOGICMIG用戶界面同步時鐘端口名端 口 類 型信號類型描述來源/去向入app_af_af ull輸入STD_LOGIC緩存地址和命令的 fifo快滿信號rd_data_valid輸入STD_LOGIC讀出數據有效信號，與有效數據同步rd

17、_data_fifo_out輸入STD_LOGIC_VECTC(63 DOWNTO 0)RMIG用戶界面讀數據總線CameraLink接口信號時序如圖2.2所示：圖2.2 CameraLink圖像采集電路的時序圖2.3功能實現Cameralink圖像采集接口電路主要包含兩個子模塊，如圖4.59所示，數據讀取分發模塊負責從DDR2中讀取處理好的CMO圖像，并按指定的數據編排要求分發給5路CAMERALIN數據緩沖輸出模塊，數據緩沖輸出模塊完成5路CAMERALIN數據的緩沖，并按指定時序要求發送給DS90CR287圖 2.3 CameraLink 圖像采集軟件流程框圖2.3.1 數據讀取分發模塊

18、數據讀取分發模塊負責在幀行同步信號的控制下，按照地址使能和地址信號從DDR2中讀取處理好的CMO圖像數據，并按指定的數據編排要求發送給camerali nk數據緩沖輸出模塊。該模塊也分為兩個子模塊： 地址映射模塊和讀取 DDF模塊。地址映射模塊的主要功能是根據被測 FPGA給的行地址轉化成對應 DDR的行起始地址，轉化完成后把DDR地址發給DDR讀取模塊，DDRS取模塊負責把該行的10240個像素（12bit ）全 部讀取到五路緩沖模塊中。2.3.2 數據緩沖輸出模塊緩沖模塊總共有五路，把一行圖像數據平均分到五路緩沖后輸出。每路CameraLink緩沖模塊包括2個雙口 RAM采用乒乓讀寫的工作模式，一個雙口RAM讀DDR數據的同時另一個雙口 RAM發送數據。雙口 RAME置為兩端口獨立時鐘模式， 以隔離DDR時鐘和CamerLink數據域的時鐘。另外，兩端口可以配置為不同的數據 位寬，以方便實現DDR2數據位寬64位到16位數據位寬的變換。由于CamerLink輸 出時 12位的，因