1、 課程設計題目： 鎖相式數字頻率合成器的設計 已知技術參數和設計要求：一、 鎖相式數字頻率合成器設計方框圖 二、鎖相式數字頻率合成器設計要求1、 要求設計出數字鎖相式頻率合成器的完整電路。2、 晶體振蕩器部分要求用數字電路設計 (可以參考CD4060、74LS04等) 。3、 要求1/M分頻器分別產生，1KHZ 、2KHZ 、4KHZ 的方波信號，并且通過開關分別選擇其中之一接入鎖相環的相位比較器輸入端作為fR。4、 要求頻率合成器輸出的頻率范圍f0分別為（00009999）×1KHZ 、（00009999）×2KHZ 、（00009999）×4KHZ ，并且設計

2、出相對應的1/N分頻器(四位)。5、鎖相環型號：選擇LM4046 、或CD4046。石英晶體選擇4.096MHZ或8.192MHZ等 ， 其他集成電路及元器件根據設計要求自己選擇。6、 用Protel 99SE或Protel DXP畫出鎖相式數字頻率合成器的原理方框圖、電路圖、仿真波形圖（仿真1/N分頻器和1/M分頻器輸出信號波形）、然后畫出PCB圖。7、 計算當Fr =1KHZ、2KHZ 、4KHZ時1/M分頻器應該是多少分頻，鎖相式數字頻率合成器輸出頻率計算：f0=？ （每個人計算f0=？的要求見附錄一電子表格）。8、 主要參數測試：包括晶體振蕩器輸出頻率；1/M分頻器輸出頻率；1/N可編

3、程分頻器的測試；鎖相環的撲捉帶和同步帶測試方法；鎖相環壓控振蕩器的控制特性曲線測試方法，（以上測試要說明用何種儀器）。做出誤差分析。9、 編寫出數字鎖相式頻率合成器的課程設計報告。 工作量：1、 數字鎖相式頻率合成器的總體設計。2、 數字鎖相式頻率合成器的各部分參數計算和器件選擇 3、數字鎖相式頻率合成器的電路原理圖設計。 4、數字鎖相式頻率合成器的電路PCB圖設計。 5、 數字鎖相式頻率合成器的仿真與調試。6、 編寫課程設計論文與打印裝訂。（撰寫格式見附錄二：課程設計說明書（論文）撰寫規范） 工作計劃安排： 2010年 3月13日 3月18 日： 課程設計動員、下達任務書、查閱和收集資料。2

4、010年 3月19日 3月8 日： 根據課程設計任務書要求，設計和計算電路。2010年 3月 9 日 3月26 日： 學習用Protel 99SE或Protel DXP畫出電路的工作原理圖、PCB圖和元器件清單。2010年 3月27日 4月7 日： 對設計電路進行調試、仿真并寫出課程設計報告。 2010年 4月 16 日： 上交課程設計論文。 同組設計者及分工： 每個人獨立完成。 指導教師簽字： 2010 年 3 月 16 日 教研室主任意見： 教研室主任簽字：_ 2010 年 月 日書寫規范性20分原理論述20分電路設計與計算40分仿真、調試與誤差分析20分總成績教師評語：教師簽字： 201

5、0 年 4 月 日摘要： 本文主要介紹CD4046鎖相式數字頻率合成器的構成電路及原理。CD4046鎖相式數字頻率合成器主要由晶振電路、1/M分頻器、1/N可編程分頻器以及CD4046鎖相環構成。采用4.096MHz的晶振電路，產生4.096MHz的方波，由1/M分頻器進行4096、2048、1024的分頻后得到1KHz、2KHz、4KHz的fR信號。由開關選擇送入鎖相環的一輸入端A中，鎖相環輸出信號f0再由1/N可編程分頻器進行N分頻后，送入鎖相環的另一輸入端B，與A端的信號進行鑒相比較后，產生新的f0，此時的f0應當等于N*fR，獲得所需要的頻率，完成頻率合成功能，因此此頻率合成器具有系統

6、穩定、精確度高、具有較高的可選擇性與實用性等特點。關鍵詞：頻率合成 鎖相環 可編程分頻目錄摘要5（一）設計內容7（二）設計目的7（三）系統特性7（四）系統框圖7（五）方案論證7 1. 晶體振蕩電路的設計7 2. 1/N 分頻器的選定8（六）詳細電路設計8 1. 晶體振蕩器8 2. 1/M 分頻器9 3. 1/N 可編程分頻器10 4. CD4046 鎖相環電路13 5. 鎖相環數字頻率合成器16（七）心得體會18（八）參考文獻18（九）附錄 附錄一 元器件列表 附錄二 鎖相式數字頻率合成器電路圖 附錄三 鎖相式數字頻率合成器PCB圖（一）設計內容 利用鎖相環，進行頻率合成器的設計。（二）設計目

7、的 完成鎖相環分頻器的設計，仿真，得到511520KHz頻率方波。（三）系統特性Ø 晶體振蕩器利用高速的74LS04非門以及4.096MHz晶體，精確產生出4.096MHz的原始方波信號。Ø 1/M 分頻器利用三片74LS293進行級聯，獲得4096、2048、1024分頻效果的分頻器，效率高。Ø 1/N 分頻器使用四片74LS192進行級聯，可直接通過16位開關預置0-9999的分頻范圍，精確簡便。Ø 鎖相環電路采用CD4046鎖相環電路進行反饋調節，精確、穩定。 （四）系統框圖 （五）方案論證 （1）晶體振蕩電路的設計 方案一：采用模擬電路設計 采用

8、晶振與三極管以及兩電容構成并聯型晶體振蕩器，再將輸出信號經過施密特觸發器整形，產生方波。此電路對電容的要求較高，且較為復雜麻煩，不穩定，故舍棄之。 方案二：采用74LS04芯片 采用74LS04中的三個非門與電容C1、電阻R1、R2構成晶振電路，由于電阻電容只是起輔助作用，且產生的輸出波形為占空比50%的方波，電路穩定可靠。故使用此電路作為方波發生電路。 （2）1/N分頻器的選定 方案一：選用BCD加法計數器 若采用BCD加法計數器，在預置分頻數時應求其關于9的補碼預置，或者使用轉換電路進行轉換，較為麻煩，故放棄使用。 方案二：選用BCD減法計數器 若采用BCD減法計數器，在預置分配數時可直接

9、輸入BCD碼，方便快捷，故選用減法器。（六）詳細電路設計1.晶體振蕩器 石英晶體， 有天然的也有人造的，是一種重要的壓電晶體材料。石英晶體本身并非振蕩器，它只有借助于有源激勵和無源電抗網絡方可產生振蕩。只要在晶體振子板極上施加交變電壓，就會使晶片產生機械變形振動，此現象即所謂逆壓電效應。當外加電壓頻率等于晶體諧振器的固有頻率時，就會發生壓電諧振，從而導致機械變形的振幅突然增大。 74LS04為六組反相器，共有54/7404、54/74H04、5474S04、5474LS04四種線路結構形式，其主要電特性典值如下:型 號tPLHtPHLPD54/740412ns8ns60mW54/74H046n

10、s6.5ns140mW5474S043ns3ns113mW5474LS049ns10ns12mWw圖1-1 74LS04引腳圖如圖1-2本實驗使用一種TTL晶體振蕩器，晶體的頻率點可以在很高的范圍內選擇，如數百赫茲到數十兆赫茲，由于需要，選擇4.096MHz的石英晶體作為振蕩晶體。由于振蕩頻率較高，門也應選中較高速的74LS04，門的偏置電阻也將隨門的類型改變而適當的調節，以確保最佳工作狀態。74LS04使用5V直流穩壓供電，在U1C口，即引腳6，將得到4.096MHz的方波輸出。 圖1-2 TTL晶體振蕩器2. 1/M分頻器2.1 1/M分頻器電路原理由于晶振電路輸出為頻率為4.096MHz

11、的方波，欲獲得1KHz、2KHz、4KHz的方波，則應進行分頻。獲得1KHz分頻M1為4.096*106/103=4096=212；同理2KHz、4KHz的分頻M2M3應當分別為211、210。故可采用3片集成四位二進制計數器(74LS293)進行級聯構成（如圖2-2），最大分頻正好為212。圖2-1為74LS04真值表，74LS293為二、八、十六進制計數器。R0(1)、R0(2)為異步清零端，R0(1)、R0(2)為高電平時，不管時鐘輸入CKA、CKB狀態如何，即可以完成清零功能。當 R0(1),R0(2) 中有一個為低電平時，在CKA、CKB 脈沖下降沿作用下進行計數操作：將CKB 與

12、QA 連接，計數脈沖由CPA 輸入。圖2-1 74LS293真值表 在 QA,QB,QC,QD 得到二、四、八、十六分頻。CKA為二分頻輸入端，QA為二分頻輸出。CKB為八分頻輸入端，QB、QC、QD為八分頻輸出端。圖2-2 1/M分頻器電路圖2.2 1/M分頻器仿真測試U1-10口為4.096MHz信號輸入口，U3-QB為4KHz輸出口；U3-QC為2KHz輸出口；U3-Q4為1KHz輸出口。現對1/M分頻器進行仿真測試，使用4.096MHz方波接入U1-10口，分別用示波器連接測試U3-QB、U3-QC、U3-QD口，獲得如下圖(圖2-2)波形:圖2-3 1/M分頻器仿真結果圖由上圖可得，

13、U3_4口周期0.5ms,U3_5口周期0.25ms，U3_8口周期1ms，即U3B處輸出為4KHz方波，U3C處輸出為2KHz方波，U3D處為1KHz方波，分頻器運行正常。 3. 1/N可編程分頻器3.1 1/N 可編程分頻器電路原理為實現0-9999的可編程1/N分頻器，我們使用了4片74LS192 BCD碼可逆計數器，使用其減法功能。其電路圖如圖3-2，信號由圖中的input口輸入，從output 口輸出，分頻數M的BCD碼最高位與U4D對應，依次往下為U4C、U4B、U4A、U3DU1A。74LS192為可預置的十進制同步加/減法計數器。其引腳功能及真值表如下：CPU為加計數時鐘輸入端

14、，CPD為減計數時鐘輸入端。  LD為預置輸入控制端，異步預置。  CLR為復位輸入端，高電平有效，異步清除。  CO為進位輸出：1001狀態后負脈沖輸出，  BO為借位輸出：0000狀態后負脈沖輸出。A、B、C、D分別為預置輸入口。QA、QB、QC、QD為計數輸出口。 圖3-1 74LS192真值表 圖3-2 1/N可編程分頻器電路原理圖1(有誤)3.2 1/N可編程分頻器仿真測試現對電路進行仿真測試，輸入N為1234，對應的BCD碼為0001 0010 0011 0100，分別輸入4個芯片中。從input口中輸入頻率為1234KHz的方波信號，理論上

15、N分頻后頻率應為1234kHz/1234=1kHz從output口中讀出仿真器上的波形，如圖3-3。從圖中我們可以讀出output口中的輸出脈沖頻率約為10KHZ，與理論值不同，1/N可編程分頻器未能正常工作。于是筆者對各74LS192芯片進行輸入與輸出口的仿真結果分析，發現當U4-13輸出重置信號的同時，各片計時器連續輸出了兩個借位信號，導致分頻數各位減1，變成了N=0123。于是輸出頻率為1234/12310KHZ。造成此現象的原因疑為險象，現對電路進行改良，在U4-13口出添加兩片非門串聯進行信號延遲處理（如圖3-4），再次進行仿真測試，得到圖3-5。由圖可得，輸出頻率約為1KHZ，與理

16、論值相符，故分頻器工作正常。 圖3-3 1/N可編程分頻器電路仿真圖1圖3-4 1/N可編程分配器電路圖2圖3-5 1/N可編程分頻器仿真圖23.3 1/N可編程分頻器工作原理現結合上例簡單介紹1/N可編程分頻器的工作原理。當電路穩定工作后（即第一次重置信號U4-13輸出重置脈沖重置電路），每從input口輸入一個周期的信號，U1內的數便減1，當U1內數減至0000并再次進入下一信號周期時，U1-13口輸出借位信號脈沖，U2在收到這個脈沖信號后執行減一操作，由于U1 DIV=10，故U1進入模為10的減法循環。以后每經過10個信號周期，U1再次輸出一個借位信號，U2再次減1。當U2內數減少到0

17、，并再次收到借位信號的時候，向U3輸出借位信號，U3減1。由此往復，直到U4內的數全減為0并且U3再次傳來借位信號時，U4輸出重置信號，將U1、U2、U3、U4內數重置。完成一次完整循環。現在輸入BCD碼為0001 0010 0011 0100，則需要經過1*10*10*10+2*10*10+3*10+4=1234次信號周期才輸出一個重置信號，完成一次完整循環，故分頻數N=1234。4.CD4046鎖相環電路4.1 鎖相環電路原理 為實現N倍頻，需要使用鎖相環電路。鎖相的意義是相位同步的自動控制，能夠完成兩個電信號相位同步的自動控制閉環系統叫做鎖相環，簡稱PLL。它廣泛應用于廣播通信、頻率合成

18、、自動控制及時鐘同步等技術領域。鎖相環主要由相位比較器（PC）、壓控振蕩器（VCO）。低通濾波器三部分組成，如圖4-1所示圖4-1 鎖相環原理圖壓控振蕩器的輸出Uo接至相位比較器的一個輸入端，其輸出頻率的高低由低通濾波器上建立起來的平均電壓Ud大小決定。施加于相位比較器另一個輸入端的外部輸入信號Ui與來自壓控振蕩器的輸出信號Uo相比較，比較結果產生的誤差輸出電壓U正比于Ui和Uo兩個信號的相位差，經過低通濾波器濾除高頻分量后，得到一個平均值電壓Ud。這個平均值電壓Ud朝著減小VCO輸出頻率和輸入頻率之差的方向變化，直至VCO輸出頻率和輸入信號頻率獲得一致。這時兩個信號的頻率相同，兩相位差保持恒

19、定（即同步）稱作相位鎖定。 本實驗使用CD4046鎖相環電路。CD4046的引腳排列，采用 16 腳雙列直插式，各引腳功能如下：1腳相位輸出端，環路人鎖時為高電平，環路失鎖時為低電平。2腳相位比較器的輸出端。3腳比較信號輸入端。4腳壓控振蕩器輸出端。5腳禁止端，高電平時禁止，低電平時允許壓控振蕩器工作。6、7腳外接振蕩電容。8、16腳電源的負端和正端。9腳壓控振蕩器的控制端。10腳解調輸出端，用于FM解調。11、12腳外接振蕩電阻。13腳相位比較器的輸出端。14腳信號輸入端。15腳內部獨立的齊納穩壓管負極。 圖4-2 CD4046內部電原理框圖圖4-2是CD4046內部電原理框圖。主要由相位

20、比較、壓控振蕩器(VC0)線性放大器、源跟隨器、整形電路等部分構成。CD4046工作原理如下：輸入信號 Ui從14腳輸入后，經放大器A1進行放大、整形后加到相位比較器、的輸入端，圖3開關K撥至2腳，則比較器將從3腳輸入的比較信號Uo與輸入信號Ui作相位比較，從相位比較器輸出的誤差電壓U則反映出兩者的相位差。U經R3、R4及C2濾波后得到一控制電壓Ud加至壓控振蕩器VCO的輸入端9腳，調整VCO的振蕩頻率f2，使f2迅速逼近信號頻率f1。VCO的輸出又經除法器再進入相位比較器，繼續與Ui進行相位比較，最后使得f2f1，兩者的相位差為一定值，實現了相位鎖定。圖4-3 CD4046鎖相環電路原理圖

21、圖4-3 為鎖相環電路模塊圖。如圖所示，fr信號由CD4046的13號引腳輸入，fo由4號引腳輸出得到，現對電路進行分析如下：由于VCO的輸出頻率范圍由下式確定:fmin=1/R2(C1+32pF)fmax=1/R1(C1+32pF)+ fmin 其中 10kR11M 100pFC10.01uF 現取R2為,C1為100pF。則fmin=0kHz 取R1為10k，則fmax=757kHz 已達到需要的輸出頻率511-520kHz范圍。 對濾波電路R3、R4、C2計算結果如下： 濾波器的截止角頻率c=1/(R3+R4)C2 截止頻率fc=c /2 故取R3=100k，R4=10k，C2=2000

22、pF則經計算得出fc=723Hz另由于相位比較器1需要輸入為50%占空比的方波才有效，而相位比較器2對不均勻分布的方波與占空比50%的方波均有效，而輸入信號fr 為脈沖信號，故選擇13口即PC2作為VCO壓控振蕩器的鑒頻輸入信號。 4.2 同步帶、捕捉帶當鎖相環處于一定的固有振蕩頻率fv ,并且輸入信號的頻率fI偏離fv 上限值fImax或下限值fImin時，環路還能進入鎖定狀態，則稱fImax-fImin=fv 為捕捉帶。從PLL鎖定開始，改變輸入信號的頻率fI向高或向低兩個方向變化），直到PLL失鎖為止，這段頻率范圍稱為同步帶fL。捕捉帶fv 與同步帶fL 測量如圖4-4所示。 信號源sf

23、IPCLPFVCOfv頻率計 圖4-4 同步帶捕捉帶測量原理圖 其測試步驟如下： 將開關S斷開，這時頻率計應顯示VCO的固有振蕩頻率fv 的值。 將開關S接通，設信號源輸出電壓VI=200mV,選擇適合的頻率fI (fI > fv )值，觀察VCO的輸出fv 是否變為fI ，如果fv = fI ，說明環路進入鎖定狀態。再繼續增高fI ,直到環路失鎖為止，記下此時的頻率f11的值。 再減小fI 直到環路剛鎖定為止，記下此時f12 的值（fv = f12 ）。 繼續減小fI ，直到環路再一次失鎖為止，記下此時的頻率f13 的值。 再增高fI ，直到環路剛剛進入鎖定狀態為止，記下此時頻率f14

24、 的值。 由同步帶和捕捉帶的定義可知 捕捉帶 fv = f12 f14 同步帶 fL = f11 f13 4.3 壓控振蕩器的控制特性曲線這是指VCO的瞬時振蕩頻率v(t)與控制電壓Vd(t)的關系曲線，可表示為 v(t)= v+KVVd(t)當Vd(t)=0時，VCO的固有振蕩頻率為v或fv 。VCO特性曲線的測試原理如下：將VCO的輸入、輸出與環路斷開。 使直流控制電壓Vd =0，測量VCO的固有振蕩頻率v或fv ，這時v或fv 的值由VCO的外接定時電阻電容決定。使Vd 由零逐漸增大，直到線性區的臨界值（注意更換VCO的外接電阻電容）為止，測量與VCO對應的輸出頻率v或fv （以表格的形

25、式記錄Vd 與v或fv 的對應值，臨界值附近應增加測試點）。接入負直流控制電壓Vd 重復步驟。根據記錄的實驗數據，繪制VCO的控制特性曲線，確定Vd 與v或fv 的線性范圍并求斜率Kv。注意：VCO的固有振蕩頻率v或fv 不同，所對應的控制特性曲線的斜率Kv也不同；VCO的控制電壓Vd 不宜超過PLL的電源電壓。 5.鎖相式數字頻率合成器 根據系統框圖對晶體振蕩電路、M分頻器、CD4046鎖相環電路、N分頻器進行合理組裝搭接，得到鎖相式數字頻率合成器完整電路（圖5-1）。如圖所示，晶體振蕩器產生4.096MHz的方波，經過M分頻電路分頻，產生4kHz、2kHz、1kHz的方波，由開關K3進行選擇。K3選擇頻率后送入CD4046的鎖相環BIN中，鎖相環的輸出VCOUT輸入到N分頻器內進行分頻，N分頻器的輸出信號轉接入鎖相環AIN中，與BIN進行鑒相比較。從而實現整個電路的頻率合成功能。現要實現f0=511520kHz的頻率，當開關K3撥入1，即使fR為1kHz，則，分頻數N應