1、精選優質文檔-傾情為你奉上實驗一 十進制計數器的設計姓名：龐啟明 學號： 專業：自動化1、 實驗目的熟悉Quartus的Verilog HDL文本設計流程全過程，學習計數器的設計、仿真和硬件測試。2、 實驗原理該程序設計是帶有異步復位、同步計數使能、可預置型功能全面的十進制計數器。（1） 第一個條件句if(!RST)構成的RST接于寄存器下方的異步清0端CLR。（2） 第二個條件句if(EN)構成EN接于寄存器左側的使能端ENA。（3） 第三個條件句if(LODA)構成LODA接于上面的多路選擇器，使之控制選擇來自DATA的數據，還是來自另一多路選擇器的數據。（4） 不完整的條件語句與語句Q1

2、=Q1+1構成了加1加法器和4位寄存器。（5） 語句（Q19）構成了小于比較器，比較器的輸出信號控制左側多路選擇器。（6） 第二個過程語句構成了純組合電路模塊，即一個等式比較器，作進位輸出。3、 實驗設備與軟件平臺實驗設備：計算機、FPGA硬件平臺是Cyclone系列FPGA軟件平臺：Quartus II 9.1 (32-Bit)、5E+系統四、實驗內容編寫Verilog程序描述一個電路，實現以下功能：設計帶有異步復位、同步計數使能和可預置型的十進制計數器。具有5個輸入端口（CLK、RST、EN、LOAD、DATA）。CLK輸入時鐘信號；RST起異步復位作用，RST=0，復位；EN是時鐘使能,

3、EN=1,允許加載或計數；LOAD是數據加載控制，LOAD=0，向內部寄存器加載數據；DATA是4位并行加載的數據。有兩個輸出端口（DOUT和COUT）。DOUT的位寬為4，輸出計數值，從0到9；COUT是輸出進位標志，位寬為1，每當DOUT為9時輸出一個高電平脈沖。5、 實驗步驟 設計程序：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK; input EN; input RST; input LOAD; input 3:0 DATA; output 3:0 DOUT; output COUT; reg 3:0 Q1 ; reg

4、 COUT ; assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 New。選擇Verilog HDL File，輸入源程序。2）文件存盤選擇File-Save As命令，找到已設立的文件夾D：CNT10，存盤文件名應與實體名一致，存盤為CNT10.v。當出現語句“do you want to create.”的對話框，選擇“是”自動創建工程。這

5、里先選擇“否”，即暫時不創建工程流程。下一步手動創建工程。（2）、創建工程1）選擇菜單File-New project Wizard命令，即彈出工程設置對話框。單擊此對話框右側的“”進行設置，第一行的D：CNT10表示工程所在的工作庫文件夾，第二行的CNT10表示此項工程的工程名，第三行是當前工程頂層文件的實體名。2）將設計文件CNT10.v添加入工程中。點“”按鈕，在彈出的對話框中選擇CNT10.v文件。單擊“Add”按鈕。3）選擇目標芯片器件選擇Cyclone系列中的EP1C6Q240C8。也可以從主菜單Assignments的下拉菜單中點擊 Device目標芯片設置窗口。4）工具設置，此

6、處不進行設置，點擊Next5）結束設置列出了此工程相關設置情況，點擊Finish按鈕，出現project nevigator窗口，顯示本工程項目的層次結構和各層次的實體名。全程綜合與編譯選擇Processing-start compilation，等待一段時間，跳出對話框提示編譯成功或有錯誤，并在信息欄顯示錯誤信息。仿真測試1）打開波形編輯器選擇File-new,選擇vector waveform file。2）設定仿真時間區域在Edit-end time，在彈出的窗口time欄處輸入50，單位選“us”。3）波形文件存盤，默認文件名為CNT10.vwf4）將此工程CNT10的端口信號名選入波

7、形編輯器中View-utility windows項的Node Finder選項。點擊“list”。5）將端口信號名拖入波形編輯器中，拖完信號后可以關掉浮動窗口6）按鍵盤上“CTRL+W”，顯示全部仿真時間區域。7）編輯輸入波形(輸入激勵信號)8) 仿真器參數設置 9）啟動仿真器。提示是否保存，選擇“是”，仿真成功后選“確定”。10) 觀察仿真結果 按鍵盤上“CTRL+W”，在全部仿真時間區域內觀察波形，并分析波形圖顯示的邏輯功能是否正確 引腳鎖定與硬件測試打開CNT10命名的工程,應選擇File的Open Project命令。選擇Assignments-assingnment editor項

8、。Category欄中選擇locations，然后雙擊TO欄的new，選擇Node Finder。在出現的對話框左邊框中選擇需要鎖定的端口信號名，這些信號跳到右欄，單擊OK按鍵后，這些信號名即進入信號編輯欄。接著在表框中分別鍵入需要鎖定的端口引腳名。鎖定引腳后，必須重新編譯，啟動Processing-Start Ccomplication，編譯完成后可下載配置文件。 使用USB編程器下載配置文件 首先安裝USB編程器的驅動程序。選擇自己搜索驅動程序。備注：若沒有正確安裝驅動程序，USB Blaster 編程器不可選，這時必須到硬件設備管理器中刪除打問號的USB驅動程序，重新正確安裝。 配置文件

9、下載 將編譯產生的SOF格式配置文件配置進FPGA中。在MODE選擇JTAG。編程器選擇USB Blaster下載方式。 點擊“start”將配置文件下載，然后進行硬件測試。 功能仿真截圖：仿真波形圖管腳鎖定截圖6、 實驗結果及分析（1） RST在任意時刻有效時，如CLK非上升沿時，計數也能即刻清0。（2） 當EN=1，且在時鐘CLK的上升沿時刻LODA=0時，4位輸入數據DATA=7被加載，在LOAD=1后作為計數器的計數初值，如圖所示計數從4加載到7的時序。計數到9時，COUT輸出進位1。當下一輪計數到2時，盡管出現了加載信號LODA=0，但不加載。（3）當EN=1，RST=1，LODA=1時，計數正常進行，在計數數據等于9時進位輸出高電平。當計數從7計到8時有一毛刺信號。7、 心得體會 第一次做EDA實驗，使用Quartus II感覺很吃力，因為以前都沒有接觸過電子設計之類的東西。雖然