1、精選優質文檔-傾情為你奉上_計算機_學院 計算機科學與技術 專業 班、學號 姓名 協作者_ 教師評定_實驗題目_基于Libero的數字邏輯設計仿真及驗證實驗_1、 熟悉EDA工具的使用；仿真基本門電路。2、 仿真組合邏輯電路。3、 仿真時序邏輯電路。4、 基本門電路、組合電路和時序電路的程序燒錄及驗證。5、 數字邏輯綜合設計仿真及驗證。實驗報告1、基本門電路一、實驗目的1、了解基于Verilog的基本門電路的設計及其驗證。2、熟悉利用EDA工具進行設計及仿真的流程。3、學習針對實際門電路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86進行VerilogHD

2、L設計的方法。二、實驗環境Libero仿真軟件。三、實驗內容1、掌握Libero軟件的使用方法。2、進行針對74系列基本門電路的設計，并完成相應的仿真實驗。3、參考教材中相應章節的設計代碼、測試平臺代碼（可自行編程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相應的設計、綜合及仿真。4、提交針對74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任選一個）的綜合結果，以及相應的仿真結果。四、實驗結果和數據處理1、所有模塊及測試平臺代碼清單/74HC00代碼-與非/ 74HC00.vmodule HC00(A, B, Y

3、); input 3:0 A, B; output3:0 Y; assign Y = (A&B);endmodule/74HC00測試平臺代碼/ test_00.vtimescale 1ns/1nsmodule test_00; reg 3:0 a,b; wire 3:0 y; HC00 u(a, b, y); initial begin a = 4'b0000;b = 4'b0001; #10 b = b<<1;/0010 #10 b = b<<1;/0100 #10 b = b<<1;/1000 a = 4'b1111;b

4、 = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1; endendmodule/74HC02代碼-或非/ 74HC02.vmodule HC02(A, B, Y); input 3:0 A, B; output3:0Y; assignY = (A|B);endmodule/74HC02測試平臺代碼/ test_02.vtimescale 1ns/1nsmodule test_02; reg3:0 a,b,c; wire 3:0 y; HC02 u(a, b, y); initial begin a

5、 = 4'b1111;c = 4'b0001; b = c;c = c<<1; #10 b = c;c = c<<1; #10 b = c;c = c<<1; #10 b = c; a = 4'b0000;c = 4'b0001; b = c;c = c<<1; #10 b = c;c = c<<1; #10 b = c;c = c<<1; #10 b = c; endendmodule/74HC04代碼-非/ 74HC04.vmodule HC04(A, Y); input3:0 A; o

6、utput3:0Y; assignY = A;endmodule/74HC04測試平臺代碼/ test_04.vtimescale 1ns/1nsmodule test_04; reg3:0 a; wire 3:0 y; HC04 u (a, y); initial begin a = 4'b0001; #10 a = a<<1; #10 a = a<<1; #10 a = a<<1; endendmodule/74HC08代碼-與/ 74HC08.vmodule HC08(A, B, Y);input3:0 A, B;output3:0Y;assi

7、gnY = A&B;endmodule/74HC08測試平臺代碼/ test_08.vtimescale 1ns/1nsmodule test_08; reg3:0 a,b; wire 3:0 y; HC00 u(a, b, y); initial begin a = 4'b0000;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1; a = 4'b1111;b = 4'b0001; #10 b = b<<1; #10 b = b<<1;

8、 #10 b = b<<1; endendmodule/74HC32代碼-或/74HC32.vmodule HC32(A, B, Y);input 3:0 A, B;output3:0Y;assignY = A|B;endmodule/74HC32測試平臺代碼/ test_32.vtimescale 1ns/1nsmodule test_32; reg3:0 a,b,c; wire 3:0 y; HC02 u(a, b, y); initial begin a = 4'b1111;c = 4'b0001; b = c;c = c<<1; #10 b =

9、c;c = c<<1; #10 b = c;c = c<<1; #10 b = c;a = 4'b0000;c = 4'b0001; b = c;c = c<<1; #10 b = c;c = c<<1; #10 b = c;c = c<<1; #10 b = c; endendmodule/74HC86代碼-異或module HC86(A, B, Y);input3:0 A, B;output3:0Y;assignY = AB;endmodule/74HC86測試平臺代碼/ test_86.vtimescale 1n

10、s/1nsmodule test_86; reg3:0 a, b; wire 3:0 y; HC86 u (a, b, y); initial begin a = 4'b0000;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1;#10 a = 4'b1111;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1; endendmodule2、第一次仿真結果（任選一個門，請注明，插

11、入截圖，下同）。（將波形窗口背景設為白色，調整窗口至合適大小，使波形能完整顯示，對窗口截圖。后面實驗中的仿真使用相同方法處理）3、綜合結果（截圖）。（將相關窗口調至合適大小，使RTL圖能完整顯示，對窗口截圖，后面實驗中的綜合使用相同方法處理）4、第二次仿真結果（綜合后）（截圖）。回答輸出信號是否有延遲，延遲時間約為多少？輸出信號有延遲，延遲時間約為0.3ns5、第三次仿真結果（布局布線后）（截圖）。回答輸出信號是否有延遲，延遲時間約為多少？分析是否有出現競爭冒險。輸出信號有延遲，延遲時間約為3ns,沒有出現競爭冒險。2、組合邏輯電路一、實驗目的1、了解基于Verilog的組合邏輯電路的設計及其

12、驗證。2、熟悉利用EDA工具進行設計及仿真的流程。3、學習針對實際組合邏輯電路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511進行VerilogHDL設計的方法。二、實驗環境Libero仿真軟件。三、實驗內容1、掌握Libero軟件的使用方法。2、進行針對74系列基本組合邏輯電路的設計，并完成相應的仿真實驗。3、參考教材中相應章節的設計代碼、測試平臺代碼（可自行編程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相應的設計、綜合及仿真。4、74HC85測試平臺的測試數據要求：進行比較的A、B

13、兩數，分別為本人學號的末兩位，如“89”，則A數為“1000”，B數為“1001”。若兩數相等，需考慮級聯輸入（級聯輸入的各種取值情況均需包括）；若兩數不等，則需增加一對取值情況，驗證A、B相等時的比較結果。5、74HC4511設計成擴展型的，即能顯示數字09、字母af。6、提交針對74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任選一個）的綜合結果，以及相應的仿真結果。四、實驗結果和數據處理1、所有模塊及測試平臺代碼清單/74HC148代碼/ 74HC148.vmodule HC148(EI, In, Out, EO, GS);inputEI;

14、input7:0In;output2:0Out;outputEO, GS;reg2:0Out;regEO, GS;intergerI;always (EI or In)if(EI)beginOut = 3'b111; EO = 1;GS = 1;endelseif( In = 8'b )beginOut = 3'b111;EO = 0;GS = 1;endelsebeginfor(I = 0;I < 8; I = I + 1)beginif( InI)beginOut = I;EO = 1; GS = 0;endendendendmodule/74HC148測試平

15、臺代碼/ test_148.vtimescale 1ns/1nsmodule test_148;reg ei;reg 7:0turn;wire 7:0in = turn;wire 2:0out;wire eo,gs;HC148 u(ei, in, out, eo, gs);initialbeginei = 1;turn = 8'b1;repeat(8)#10 turn = turn<<1;ei = 0;turn = 8'b1;repeat(8)#10 turn = turn<<1;endendmodule/74HC138代碼/ 74HC138.vmodu

16、le decoder3_8_1(DataIn,Enable,Eq);input 2:0 DataIn;input Enable;output 7:0 Eq;reg 7:0 Eq;wire2:0 DataIn;integer I;always (DataIn or Enable)beginif(Enable) Eq=0; else for(I=0;I<=7;I=I+1) if(DataIn=I) EqI=1; else EqI=0;endendmodule/74HC138測試平臺代碼/ test_138.vtimescale 1ns/1nsmodule test_138;wire 2:0

17、out;reg 7:0 in;reg 2:0 ei;HC138 u(out, in, ei);task circle;beginin = 0;repeat(8)#10 in = in + 1;endendtaskinitial beginei = 1;circle(); ei = 0;circle(); ei = 2; repeat(6) begin circle(); #10 ei = ei + 1; endendendmodule/74HC153代碼/ 74HC153.vmodule HC153(DateOut, DateIn, Sel, Enable);input3:0DateIn;in

18、put1:0Sel;inputEnable;output regDateOut;always (Enable or Sel or DateIn)if(Enable)DateOut = 0;elseDateOut = DateInSel;endmodule/74HC153測試平臺代碼/ test_153.vtimescale 1ns/1nsmodule test_153();wire out;reg 3:0in;reg 1:0sel;reg ei;HC153 u(out, in, sel, ei);initialbegin ei = 0;sel = 0;in = 4'b1010;repe

19、at(4)#10 sel = sel +1; ei = 1;sel = 0;in = 4'b1010;repeat(4)#10 sel = sel +1;endendmodule/74HC85代碼/ 74HC85.vmodule HC85(DateA, DateB, Cas, Q);input3:0 DateA, DateB;input2:0Cas;output reg2:0Q;intergerI;always (DateA or DateB or Cas)beginif(DateA=DateB)beginif(Cas1)Q = 3'b010; else if(Cas=3

20、9;b000)Q = 3'b101; else if(Cas=3'b101)Q = 3'b000;elseQ = Cas; endelsebeginfor(I=0;I<4;I=I+1)if(DateAI>DateBI)Q = 3'b100;else if(DateAI<DateBI)Q = 3'b001;endendendmodule/74HC85測試平臺代碼/ test_85.vtimescale 1ns/1nsmodule test_85;reg 3:0 a,b;reg 2:0 cas;wire 2:0 res;HC85 u(a,

21、b, cas, res);task cascade_input;begin#0 cas = 0;#10 cas = 1;#10 cas = 3'b100;#10 cas = 3'b101;#10 cas = 3'b010;#10 cas = 3'b011;#10 cas = 3'b110;#10 cas = 3'b111;#10;endendtaskinitialbegina = 4'd9;b = a;cascade_input();b = 4'd7;cascade_input();endendmodule/74HC283代碼/

22、74HC283.vmodule HC283(DateA, DateB, Cin, Sum, Cout);input3:0 DateA, DateB;inputCin;output3:0 Sum;outputCout;reg4:0Buf;assign Cout,Sum = Buf;always (DateA or DateB or Cin)Buf = DateA + DateB + Cin + 5'd0;endmodule/74HC283測試平臺代碼/ test_283.vtimescale 1ns/1nsmodule test_283;reg 3:0 a, b;reg in;wire

23、3:0sum;wire out;interger I;HC283 u(a, b, in, sum, out);task accumulate;begin a = 4'b0100;for(I=0;I<16;I=I+1)beginb = I;#10;endendtaskinitialbeginin = 0; accumulate();in = 1;accumulate();endendmodule/74HC4511代碼/ 74HC4511.vmodule HC4511(DateOut, DateIn, LE, BL_N, LT_N);output7:0DateOut;input3:0

24、DateIn;inputLE, BL_N, LT_N;reg7:0Buf;assignDateOut = Buf;always (DateIn or LE or BL_N or LT_N)beginif(!LT_N)Buf = 8'b;else if(!BL_N)Buf = 8'b;else if(LE)Buf = Buf;elsecase(DateIn)4'd0:Buf = 8'b;4'd1:Buf = 8'b;4'd2:Buf = 8'b;4'd3:Buf = 8'b;4'd4:Buf = 8'

25、b;4'd5:Buf = 8'b;4'd6:Buf = 8'b;4'd7:Buf = 8'b;4'd8:Buf = 8'b;4'd9:Buf = 8'b; 4'ha:Buf = 8'b;4'hb:Buf = 8'b;4'hc:Buf = 8'b;4'hd:Buf = 8'b;4'he:Buf = 8'b;4'hf:Buf = 8'b;default:;endcaseend2、第一次仿真結果（任選一個模塊，請注明）74HC

26、1483、綜合結果4、第二次仿真結果（綜合后）。回答輸出信號是否有延遲，延遲時間約為多少？輸出信號有延遲，延遲時間約為0.5ns5、第三次仿真結果（布局布線后）。回答輸出信號是否有延遲，延遲時間約為多少？分析是否有出現競爭冒險。輸出信號有延遲，延遲時間約為5.2ns，出現了競爭冒險。3、時序邏輯電路一、實驗目的1、了解基于Verilog的時序邏輯電路的設計及其驗證。2、熟悉利用EDA工具進行設計及仿真的流程。3、學習針對實際時序邏輯電路芯片74HC74、74HC112、74HC194、74HC161進行VerilogHDL設計的方法。二、實驗環境Libero仿真軟件。三、實驗內容1、熟練掌握L

27、ibero軟件的使用方法。2、進行針對74系列時序邏輯電路的設計，并完成相應的仿真實驗。3、參考教材中相應章節的設計代碼、測試平臺代碼（可自行編程），完成74HC74、74HC112、74HC161、74HC194相應的設計、綜合及仿真。4、提交針對74HC74、74HC112、74HC161、74HC194（任選一個）的綜合結果，以及相應的仿真結果。四、實驗結果和數據處理1、所有模塊及測試平臺代碼清單/74HC74代碼/ 74HC74.vmodule HC74(Set_N, Rst_N, Clk, D, Q, Qn);inputSet_N, Rst_N, Clk, D;outputQ, Qn

28、;reg 1:0 Buf;assignQ, Qn = Buf;always (negedge Set_N or negedge Rst_N or posedge Clk)case(Rst_N,Set_N)0: Buf <= 2'b11;1: Buf <= 2'b10;2: Buf <= 2'b01;default:Buf <= D,D;endcaseendmodule/74HC74測試平臺代碼/ test_74.vtimescale 1ns/1nsmodule test_74;reg s, r, clk, d;wire q, qn;HC74 u(

29、s, r, clk, d, q, qn);task clock;repeat(10)begin d = 0; #3;d = 1; #3;endendtaskalwaysbeginclk = 0;#2;clk = 1;#2;endinitialbegin s = 0;r = 1;clock;#5 s = 1;r = 0;clock;#5 s = 0;r = 0;clock;#5 s = 1;r = 1;clock;endendmodule/74HC112代碼/ 74HC112.vmodule HC112(Set_N, Rst_N, Clk_N, J, K, Q, Qn);inputSet_N,

30、Rst_N, Clk_N, J, K;outputQ, Qn;regQ;assign Qn = Q;always (negedge Set_N or negedge Rst_N or negedge Clk_N)case(Set_N,Rst_N) 0: Q <= 1; 1: Q <= 1; 2: Q <= 0; default: case(J,K) 0: Q <= Q; 1: Q <= 0; 2: Q <= 1; default: Q <= Q;endcaseendcaseendmodule/74HC112測試平臺代碼/ test_112.vtimes

31、cale 1ns/1nsmodule test_112;reg set, res, clk, j, k;wire q, qn;HC112 u(set, res, clk, j, k, q, qn);always#5 clk = clk;task clock;repeat(3)beginj = 0;k = 1;#20; j = 1;k = 0;#20;j = 0;k = 0;#20; j = 1;k = 1;#20;endendtaskinitialbeginclk = 0;set = 0;res = 0;clock;set = 0;res = 1;clock;set = 1;res = 0;c

32、lock;set = 1;res = 1;clock;endendmodule/74HC161代碼/ 74HC161.vmodule HC161(CP,CEP,CET,MRN,PEN,Dn,Qn,TC); input CP; input CEP,CET; output 3:0Qn; input MRN,PEN; input 3:0Dn; output TC; reg 3:0qaux; always(posedge CP, negedge MRN) begin if(!MRN) qaux<=4'b0000; else if(!PEN) qaux<=Dn; else if(CE

33、P & CET) qaux<=qaux+1; else qaux<=qaux; end assign TC=(&qaux)&CET; assign Qn=qaux;endmodule/74HC161測試平臺代碼/ 161testbench.vtimescale 1ns/1nsmodule fre_testbench; reg CP,CEP,CET,MRN; reg LT_N,BI_N,LE; reg 3:0Dn; wire TC; wire 3:0Qn; wire 7:0Seg; initial begin CP=0; CEP=1; CET=1; MRN=0

34、; LT_N=1; BI_N=1; LE=0; #10 MRN<=1; end parameter clock_period=20; always #(clock_period/2) CP=CP; initial begin Dn=4'b0010; (posedge TC)Dn=4'b0100; (posedge TC)Dn=4'b1000; (posedge TC)Dn=4'b1010; (posedge TC)Dn=4'b1110; end frequency fre_test(CP,CEP,CET,MRN,Dn,Seg,LT_N,BI_N,L

35、E,Qn,TC);endmodule /74HC194代碼/ 74HC194.vmodule HC194(DataOut, ParIn, SerIn, Sel, Clk, MR_N);output reg3:0 DataOut;input 3:0 ParIn;input1:0 SerIn, Sel;inputClk, MR_N;always (negedge MR_N or posedge Clk)if(MR_N) DataOut <= 0;elsecase(Sel) 2'b00: DataOut <= DataOut; 2'b01:If(SerIn1) DataO

36、ut <= 1'b1,DataOut3:1; else DataOut <= DataOut>>1; 2'b10:if(SerIn0) DataOut <= DataOut2:0,1'b1; else DataOut <= DataOut<<1; default:DataOut <= ParIn;endcaseendmodule/74HC194測試平臺代碼/ test_194.vtimescale 1ns/1nsmodule test_194;wire3:0 out;reg3:0 p ,t0:3;reg1:0 s,

37、sel;regmr,clk;HC194 u(out, p, s, sel, clk, mr);always #2clk = clk;task s_clock;begins = 0;repeat(4)#10 s = s+1;endendtasktask clock;beginsel = 2'b11;s_clock;sel = 2'b00;s_clock;sel = 2'b01;s_clock;sel = 2'b10;s_clock;endendtaskinitialbeginclk = 1; p = 4'b0110; clock;endinitialbeg

38、inmr = 1; #5 mr = 0; #10 mr = 1; endendmodule2、第一次仿真結果（任選一個模塊，請注明）74HC743、綜合結果4、第二次仿真結果（綜合后）5、第三次仿真結果（布局布線后）出信號有延遲，延遲時間約為6.8ns，出現了競爭冒險。4、基本門電路、組合電路和時序電路的程序燒錄及驗證一、實驗目的1、熟悉利用EDA工具進行設計及仿真的流程。2、熟悉實驗箱的使用和程序下載（燒錄）及測試的方法。二、實驗環境及儀器1、Libero仿真軟件。2、DIGILOGIC-2011數字邏輯及系統實驗箱。3、Actel Proasic3 A3P030 FPGA核心板及Flash

39、 Pro4燒錄器。三、實驗內容1、新建一個工程文件，將前面已經設計好的74HC00、74HC02、74HC04、74HC08、74HC32、74HC86實例文件導入，在SmartDesign窗口分別添加這6個模塊，完成相應連線。按實驗指導書P175的附錄B.3中所列引腳對應表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實測相應功能并記錄結果。詳細步驟請參考教材及實驗指導書的相關內容。2、新建一個工程文件，將前面已經設計好的74HC148、74HC138、74HC153、74HC85、74HC283實例文件導入，在SmartDesign窗口分別添加這5個模塊，完成相應連線

40、。按實驗指導書P176的附錄B.4中所列引腳對應表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實測相應功能并記錄結果。詳細步驟請參考教材及實驗指導書的相關內容。3、新建一個工程文件，將前面已經設計好的74HC4511實例文件導入，在SmartDesign窗口添加這1個模塊，完成相應連線。按實驗指導書P173的附錄B.2中所列引腳對應表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實測相應功能并記錄結果。詳細步驟請參考教材及實驗指導書的相關內容。4、新建一個工程文件，將前面已經設計好的74HC74、74HC112、74HC194、74HC161實例文

41、件導入，在SmartDesign窗口分別添加這4個模塊，完成相應連線。按實驗指導書P178的附錄B.5中所列引腳對應表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實測相應功能并記錄結果。詳細步驟請參考教材及實驗指導書的相關內容。四、實驗結果和數據處理表4-1 74HC00輸入輸出狀態輸入端輸出端YABLED邏輯狀態00亮101亮110亮111滅0表4-2 74HC02輸入輸出狀態輸入端輸出端YABLED邏輯狀態00亮101滅010滅011滅0表4-3 74HC04輸入輸出狀態輸入端輸出端YALED邏輯狀態0亮11滅0表4-4 74HC08輸入輸出狀態輸入端輸出端YABL

42、ED邏輯狀態00滅001滅010滅011亮1表4-5 74HC32輸入輸出狀態輸入端輸出端YABLED邏輯狀態00滅001亮110亮111亮1表4-6 74HC86輸入輸出狀態輸入端輸出端YABLED邏輯狀態00滅001亮110亮111滅0表4-7 74LS148輸入輸出狀態控制十進制數字信號輸入二進制數碼輸出狀態輸出I0I1I2I3I4I5I6I7A2A1A0GSEO1XXXXXXXX11110011111111000010XXXXXXX0001010XXXXXX01010010XXXXX011011010XXXX0111100010XXX01111101010XX011111110010X

43、01111111110100111111111110注：X為任意狀態表4-8 74HC138輸入輸出狀態使能輸入數據輸入譯碼輸出E3A2A1A01XXXXX11111111X1XXXX11111111XX0XXX111111110010000111111100100110111111001010110111110010111110111100110011110111001101111110110011101111110100111111111110注：X為任意狀態表4-9 74HC153輸入輸出狀態選擇輸入數據輸入輸出使能輸入輸出S1S01I01I11I21I31YXXXXXX10000XXX

44、00001XXX0110X0XX0010X1XX0101XX0X0001XX1X0111XXX00011XXX101注：X為任意狀態表4-10 74HC85輸入輸出狀態比較輸入級聯輸入輸出A3A2A1A0B3B2B0B1IA>BIA=BIA<BA>BA=BA<B1XXX0XXXXXX1000XXX1XXXXXX00111XX10XXXXX10000XX01XXXXX001101X100XXXX100000X001XXXX00111011100XXX10000100011XXX0011101110100010101000100001001110111011001000000000010100011111111001010注：X為任意狀態表4-11 74HC283輸入輸出狀態進位輸入4位加