1、<<電子設計自動化EDA技術>>課程設計報告題目: 籃球比賽記分牌姓 名: 院 系: 專 業： 學 號：指導教師: 完成時間: 年 月 日設計題目籃球比賽記分牌設計要求 用PLD器件EP1K10TC100-3及7段譯碼顯示數碼管，設計一個籃球比賽記分牌，具體要求如下：1、 根據比賽實際情況記錄兩隊得分，罰球進的1分，進球的2分；2、 記分牌要具有糾錯功能，能減1分、2分功能；3、 利用3個譯碼顯示管輸出比賽的分；設計過程(包括:設計方案上機設計與仿真結果硬件實驗方案，及實驗結果收獲和體會) EDA技術以硬件描述語言來描述系統級設計，采用自頂向下的設計方法，并支持系統仿真

2、和高層綜合。VHDL語言具有具有很強的行為描述能力和多層次描述硬件功能的能力，是系統設計領域中使用最多的硬件描述語言之一；具有標準、規范等優勢，能在設計的各個階段對電路系統進行仿真和模擬，使設計者在系統的設計早期就能檢查設計系統的功能，極大的減少了可能發生的錯誤，減少了開發成本。設計方案： 利用一個D觸發器，3個4位二進制全加器，一個二選一數據選擇器，3個七段譯碼顯示管組成電路，此電路具有加減、復位、顯示等功能。能夠滿足比賽的實際要求。評定成績指導教師評語課程設計等級目錄1 課程設計題目內容與要求1.1 設計內容1.2 具體要求2系統設計2.1 設計思路2.2 系統原理3 系統實現4 系統仿真

3、5硬件驗證(操作)說明6 總結7參考書目一、 課程設計題目、內容與要求1.1課程設計的題目：籃球比賽記分牌1.2課程設計內容：1、 根據比賽實際情況記錄兩隊得分，罰球進的1分，進球的2分；2、 記分牌要具有糾錯功能，能減1分、2分功能；3、 利用3個譯碼顯示管輸出比賽的分；二、 系統設計2.1設計思路：籃球比賽記分牌是記錄兩隊比賽的得分情況，并能夠進行糾錯功能；根據系統設計的要求，籃球記分牌的電路原理框圖如下：2.2 系統原理與設計說明系統各個模塊的功能如下：1、D觸發器電路模塊實現翻轉功能當出錯時，輸出為1，使電路回到上一個正確的狀態。2、4為二進制全加器電路模塊實現加法計數功能。3、移位寄

4、存器電路模塊保存比賽兩隊得分情況的4個相鄰狀態，出錯時將調用上一個正確狀態。4、二選一數據選擇器電路模塊 用來控制移位寄存器5、 LED數碼管驅動電路模塊三、系統實現各模塊電路的源程序如下：1、D觸發器電路模塊及程序：set輸入(Q=1)，清零應該可以用復位鍵reset吧(Q=0)。 library ieee; use ieee.std_logic_1164.all; entity sync_rsdff is port(d,clk : in std_logic; set : in std_logic; reset: in std_logic; q,qb : out std_logic); en

5、d sync_rsdff; architecture rtl_arc of sync_rsdff isbegin process(clk) begin if (clk'event and clk='1') then if(set='0' and reset='1') then q<='1' qb<='0' elsif (set='1' and reset='0') then q<='0' qb<='1' else q&l

6、t;=d; qb<=not d; end if; end if;end process; end rtl_arc;2、 移位寄存器模塊電路及程序：library IEEE;l;entity shft_reg isport (DIR : in std_logic;CLK : in std_logic;CLR : in std_logic;SET : in std_logic;CE : in std_logic;LOAD : in std_logic;SI : in std_logic;DATA : in std_logic_vector(3 downto 0);data_out : out

7、 std_logic_vector(3 downto 0);end shft_reg;architecture shft_reg_arch of shft_reg issignal TEMP_data_out : std_logic_vector(3 downto 0);beginprocess(CLK)beginif rising_edge(CLK) thenif CE = '1' thenif CLR = '1' thenTEMP_data_out <= "0000"elsif SET = '1' thenTEMP_

8、data_out <= "1111"elsif LOAD = '1' thenTEMP_data_out <= DATA;elseif DIR = '1' thenTEMP_data_out <= SI & TEMP_data_out(3 downto 1);elseTEMP_data_out <= TEMP_data_out(2 downto 0) & SI;end if;end if;end if;end if;end process;data_out <= TEMP_data_out;end

9、 architecture;3、二選一數據選擇器電路模塊及程序：entity mux isport(do,d1:in bit;sel:in bit;q:out bit);end mux;architecture a of mux is beginq<=(do and sel)or(not sel and d1);end a;4、加法計數器的電路模塊及程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY add4 IS PORT(a1,a2,a3,a4:IN STD_LOGIC; b1,b2,b3,b4:IN STD_LOGIC; sum1,

10、sum2,sum3,sum4:OUT STD_LOGIC; cout4:OUT STD_LOGIC);END add4;ARCHITECTURE add_arc OF add4 ISSIGNAL cout1,cout2,cout3:STD_LOGIC;COMPONENT halfadd PORT(a,b:IN STD_LOGIC; sum,hcarry:OUT STD_LOGIC);END COMPONENT;COMPONENT fulladd PORT(in1,in2,cin:STD_LOGIC; fsum,fcarry:OUT STD_LOGIC);END COMPONENT;BEGINu

11、1:halfadd PORT MAP(a=>a1,b=>b1,sum=>sum1,hcarry=>cout1);u2:fulladd PORT MAP(in1=>a2,in2=>b2,cin=>cout1,fsum=>sum2,fcarry=>cout2);u3:fulladd PORT MAP(in1=>a3,in2=>b3,cin=>cout2,fsum=>sum3,fcarry=>cout3);u4:fulladd PORT MAP(in1=>a4,in2=>b4,cin=>cout3,

12、fsum=>sum4,fcarry=>cout4);END add_arc;5、七段譯碼電路及程序：library ieee;use ieee.std_logic_1164.all;entity deled is port( datain:in std_logic_vector(3 downto 0); qout:out std_logic_vector(6 downto 0) );end deled;architecture func of deled isbegin process(datain) begin if datain= "0000" then q

13、out<="1111110" elsif datain= "0001" then qout<="0110000" elsif datain= "0010" then qout<="1101101" elsif datain= "0011" then qout<="1111001" elsif datain= "0100" then qout<="0110011" elsif datain

14、= "0101" then qout<="1011011" elsif datain= "0110" then qout<="1011111" elsif datain= "0111" then qout<="1110000" elsif datain= "1000" then qout<="1111111" elsif datain= "1001" then qout<="1111011" else null; end if; end process;end func;四、系統仿真1、D觸發器電路模塊仿真波形：2、移位寄存器模塊電路仿真波形：3、二選一數據選擇器電路模塊仿真波形：4、加法計數器的電路模塊仿真波形：5、七段譯碼電路仿真波形：五硬件驗證說明這次設計采用的硬件電路有芯片EP1K10TC100