1、實驗七 用狀態機實現ADC0809的采樣電路設計（2）【實驗目的】1 掌握狀態機的verilog設計方法；2 學習設計仿真工具的使用方法；3 學習層次化設計方法；【實驗內容】4 編制仿真測試文件，對實驗六設計的ADC0809采樣電路進行功能仿真。5 下載并驗證ADC0809的功能?！緦嶒炘怼?ADC0809是CMOS的8位A/D轉換器，內片有8路模擬開關，課控制8個模擬量中的一個進入轉換器中。ADC0809的分辨率為八位轉換時間約100微秒，含鎖存控制的8路多路開關，輸出有三態緩沖器控制，單5V電源供電?！境绦蛟创a】（加注釋）module ADC0809(CLK,ALE,EOC,RST,S

2、T,OE,DIN,q,LOCK); /進行ADC0809的頂層模塊設計input CLK,EOC,RST; /定義輸入變量CLK,EOC,RSTinput7:0 DIN; /定義7位輸入變量DINoutput7:0 q; /定義7位輸出變量qoutput ALE,OE,ST; /定義輸出變量ALE,OE,SToutput LOCK; /定義輸出變量LOCKreg7:0 q; /將q設置為寄存器變量reg ALE,OE,ST,LOCK; /將ALE,OE,ST,LOCK設置為寄存器變量parameter s0=0,s1=1,s2=2,s3=3,s4=4; /定義常量reg4:0 c_st,n_s

3、t; /將c_st,n_st定義為4位寄存器變量always (posedge CLK) /過程語句并將posedge CLK設置為敏感變量beginif(RST)c_st<=s0; /若RST為高電平將s0賦給當前狀態elsec_st<=n_st; /否則將下一個狀態賦給當前狀態endalways (c_st or EOC) / 過程語句將c_st or EOC設置為敏感變量begincase(c_st)s0:beginALE=0;OE=0;ST=0;LOCK=0; /如果c_st=0則將ALE=0;OE=0;ST=0;LOCK=0n_st<=s1; /并將s1賦給下一個狀

4、態ends1:beginALE=1;ST=1;OE=0;LOCK=0; /如果c_st=1則將ALE=1;ST=1;OE=0;LOCK=0n_st<=s2; /并將s2賦下一個狀態end s2:beginALE=0;ST=0;OE=0;LOCK=0; /如果c_st=2則將ALE=0;ST=0;OE=0;LOCK=0if(EOC)n_st<=s3; /此時若EOC為高電平則將s3賦給下一個狀態elsen_st<=s2; /否則將s2賦給下一個狀態ends3:begin /如果c_st=3則將ALE=0;OE=1;ST=0;LOCK=0ALE=0;OE=1;ST=0;LOCK=

5、0;n_st<=s4; /并將s4賦給下一個狀態ends4:begin ALE=0;OE=0;ST=0;LOCK=1; /如果c_st=4則將ALE=0;OE=0;ST=0;LOCK=1n_st<=s0; /并將s0賦給下一個狀態enddefault n_st<=s0; /若都不成立將s0賦給下一個狀態endcase /跳出endalways (posedge LOCK) /過程語句并將posedge LOCK設置為敏感變量beginif(LOCK)q<=DIN; /如果LOCK為上升沿將DIN賦給qend endmodule /結束模塊【實驗心得和體會】本次試驗在老師的幫助下我們完成了實驗程序的編制，在上機操作中還有很多問題