1、畢業(yè)設(shè)計(jì)（英文）資料翻譯院 （系）： 專 業(yè)： 學(xué)生姓名： 學(xué) 號： 指導(dǎo)教師單位： 姓 名： 職 稱： 年 月 日介紹1.1 介紹ASIC（具有特定用途的集成電路） 和 SOC 每天被用于集成電路工業(yè)當(dāng)中，但是,SOCs和傳統(tǒng)的ASICs之間的區(qū)別還是很含糊的。一些設(shè)計(jì)者定義SOCs為復(fù)雜的含有不超過一個(gè)處理器的集成電路，更多的人認(rèn)為把它描述為在一塊處理器上有超過一千萬個(gè)門的集成電路，但還有一些認(rèn)為應(yīng)該定義為含有軟件和硬件功能塊的數(shù)據(jù)類比成分。下面讓我們來給它定義。SOS 是一集成系統(tǒng)，在這個(gè)集成電路系統(tǒng)中，超過一種利用集成的軟件和硬件的智力產(chǎn)權(quán)設(shè)計(jì)方法來定義這個(gè)系統(tǒng)的功能和特性，很多情況下

2、，它是一個(gè)特定應(yīng)用系統(tǒng)。在網(wǎng)絡(luò)、交通和電子工業(yè)的部門中，我們發(fā)現(xiàn) SOC系統(tǒng)能夠得到典型的應(yīng)用。聲音網(wǎng)絡(luò)協(xié)議是一個(gè)SOC s被廣泛設(shè)計(jì)的例子，它說明SOC是一個(gè)新興的市場。在圖1.1中是給我們介紹了典型的門VOIP片上系統(tǒng)方框圖圖1.1 典型的門SOC的框架1.2 聲音網(wǎng)絡(luò)協(xié)議（VOIP）的SOC一個(gè)門聲音網(wǎng)絡(luò)協(xié)議的SOC是一個(gè)用來錄音、回音取消、數(shù)據(jù)傳真調(diào)制解調(diào)和聲音網(wǎng)絡(luò)協(xié)議（VOIP）的處理器。通常的來講，在市場上從賣主那買到很多這樣的可利用的裝置，典型的裝置所支持的功能和聲音處理算法是不相同的。在這個(gè)例子中，我們定義主要模塊支持載波分類聲音處理，SOC能夠依靠I/O口和門仲裁聲

3、音處理的需求來改變，SOC的主要單元如下：主機(jī)（Host/PCI）主機(jī)接口主要作用為控制、代碼下載、監(jiān)視和階段數(shù)據(jù)傳輸。它可以是專用的微型處理器的接口，也可以是通用的系統(tǒng)總線接口，如PCI總線接口微型處理器接口 同步處理器接口，比如摩托羅拉的6800，它是同步的32位接口；或者是英特爾的960型號，它運(yùn)行在33MHz，支持中斷處理，允許SOC和處理器的接口用最小的邏輯；PCI支持?jǐn)?shù)據(jù)和地址復(fù)用，從而減少在SOC上的I/O管腳數(shù)量。SOC也支持中斷，通報(bào)CPU的外部事件。PCI接口 SOC可以含有PCI侍從接口，與外部處理器和資源進(jìn)行交換。PCI接口還可以支持總線配置、初始化的功能和DMA，但不

4、需要仲裁器，這種接口可以提供存儲(chǔ)而共享內(nèi)存。外部存儲(chǔ)控制器外部存儲(chǔ)控制器是支持工業(yè)標(biāo)準(zhǔn)的便宜快速內(nèi)存，例如SDRAM，它是用來存儲(chǔ)在SOC運(yùn)行的代碼和數(shù)據(jù)。依賴于實(shí)際的SOC的結(jié)構(gòu)和制造工藝，內(nèi)存接口可以支持一個(gè)32位的SDRAM和兩個(gè)16位的指令運(yùn)行，最高頻率是133MHz；閃存接口一個(gè)標(biāo)準(zhǔn)的并行快速端口，用來存儲(chǔ)引導(dǎo)程序和配置信息和用于復(fù)位的應(yīng)用程序。信息包接口信息包接口可以是以太網(wǎng)或者是標(biāo)準(zhǔn)網(wǎng)以太網(wǎng)： 標(biāo)準(zhǔn)的10/100BT的以太網(wǎng)MII和RMII接口是非常有用的，特別是在壓縮和信息運(yùn)行在SOC的情況下。在這個(gè)框架下，IP信息包可以利用以太網(wǎng)作為物理傳輸層進(jìn)行傳輸。標(biāo)準(zhǔn)網(wǎng)（Utopia）

5、：它是一個(gè)工業(yè)標(biāo)準(zhǔn)，Utopia 兩級接口是使用ATM作為物理傳輸結(jié)構(gòu)的系統(tǒng)的接口。這種接口支持連接到155Mbit物理層的ATM。遙測數(shù)據(jù)監(jiān)控器接口遙測數(shù)據(jù)監(jiān)控器接口是連接到公共開關(guān)電話網(wǎng)絡(luò)遙測數(shù)據(jù)監(jiān)控器（PSTN TDM）的下行接口。64Kbit/slaw/ U-LAW聲音 信道通過SOC從前端壓縮地方信息網(wǎng)絡(luò)。SOC接口直接和TDM裝置接口（比如信道ECTF H.100/H.110）串行連接。ECTF H.100/H.110： ECTF H.100/H.110是一種電話裝備的標(biāo)準(zhǔn)TDM接口，ECTF H.100/H.110允許在一個(gè)連接器上傳遞4096個(gè)單音信道的聲音或者數(shù)據(jù)。這種聲音交

6、換可以來自廣域網(wǎng)、芯片或者以上信號一些聲音處理裝置。H.100定義了中層連接，它可以連接到其他的H.100裝置或者M(jìn)VIP/SCSA裝置。SOC擴(kuò)展總線SOC擴(kuò)展總線裝載平衡系統(tǒng)和為主機(jī)提供標(biāo)準(zhǔn)的存儲(chǔ)接口。音調(diào)處理單元 聲音處理單元包含有多媒體的數(shù)據(jù)信號處理中心，提供以下功能：1. 代碼激活線性預(yù)報(bào)2. 脈沖編碼調(diào)制3. 回音取消4. 靜音抑制5. 聲音檢測6. 音調(diào)探測和產(chǎn)生7 .雙重音調(diào)多頻處理信息包處理單元信息包處理單元包含少量的信息處理器，用來處理聲音和準(zhǔn)備傳輸?shù)男盘栃畔ⅲ腥缦伦饔茫?.ATM適應(yīng)層12.ATM適應(yīng)層23.用戶數(shù)據(jù)報(bào)協(xié)議4. 傳輸控制協(xié)議在第3章中我們將給會(huì)詳細(xì)介紹

7、這個(gè)。下面我們來看另一個(gè)SOC的例子，圖1.2是一個(gè)組織盒SOC的原理圖它主要有以下模塊：視頻處理單元AC3音頻處理的數(shù)據(jù)信號處理CPU控制和傳輸流多媒體單元，如衛(wèi)星和的積分相位移動(dòng)按鍵和正交幅度調(diào)制的布爾輸入布爾調(diào)制解調(diào)器的Utopia內(nèi)存，比如SDRAM顯示卡圖1.2 SET-TOP-Box 的SOC我們講給3.4部分給出更多的STB細(xì)節(jié)在很多的SOC的設(shè)計(jì)中，我們發(fā)現(xiàn)它們有以下的共同特征：層次的結(jié)構(gòu)；物理設(shè)計(jì)的層次方法和時(shí)域分析；片上連接；標(biāo)準(zhǔn)的核對核交流協(xié)議；硬件軟件編碼確定；可重復(fù)理由的下部結(jié)構(gòu)；在我們進(jìn)入更深的SOC設(shè)計(jì)中，我們需要介紹IP的概念1.3 網(wǎng)絡(luò)協(xié)議在當(dāng)今快速發(fā)展的集成

8、電路（IC）技術(shù)中，每一個(gè)芯片的門 可以達(dá)到數(shù)百個(gè)，摩爾說過“電子電路的每18個(gè)月就能反倍的增長”。為了克服設(shè)計(jì)中的被大容量和缺乏人力來帶來的電子干擾，現(xiàn)有的設(shè)計(jì)重復(fù)使用變成設(shè)計(jì)方法學(xué)的一項(xiàng)重要的觀念。IC設(shè)計(jì)者有代表的利用初步設(shè)計(jì)模塊來避免為每一個(gè)新產(chǎn)品重復(fù)設(shè)計(jì)相同部分。利用先前的設(shè)計(jì)模塊來加速新產(chǎn)品的發(fā)展是適應(yīng)當(dāng)今快速變化市場。通過減少設(shè)計(jì)重復(fù)性的方法，即利用已經(jīng)設(shè)計(jì)好的驗(yàn)證過的模塊。利用先前各種各樣的大型的SIC/SOC中的模塊。可重復(fù)利用模塊的另一個(gè)優(yōu)點(diǎn)是第一時(shí)間內(nèi)減少設(shè)計(jì)和驗(yàn)證失敗的可能性。先前模型通常被成為IP或者VC。設(shè)計(jì)IP模塊通常需要更大的開銷，但是，由于可重復(fù)結(jié)構(gòu)設(shè)計(jì)，一旦

9、一個(gè)IP被設(shè)計(jì)和驗(yàn)證通過了，很長時(shí)間內(nèi)它的重復(fù)利用可以對下一代產(chǎn)品節(jié)約人力物力，設(shè)計(jì)者可以從IP廠家那采購這些可利用的模塊，或者是自己開發(fā)。圖1.3描述了利用和不利用可重復(fù)設(shè)計(jì)模塊技術(shù)的之間的比較近似圖。從圖1.3中，我們發(fā)現(xiàn)，花費(fèi)在設(shè)計(jì)第一個(gè)可利用的設(shè)計(jì)模塊的時(shí)間和資金是很高的，它比不可重利用的模塊設(shè)計(jì)還要高。但是隨著這一方面的開發(fā)數(shù)量的增加，經(jīng)驗(yàn)積累，可重復(fù)利用模塊的在成本和開發(fā)時(shí)間的好處是顯而易見的。圖 1.3 資源利用對比 由于以下的原因，從PI提供商獲得IP核的許可在電子工業(yè)中比自己設(shè)計(jì)可利用內(nèi)部模塊更加受到歡迎：1. 缺乏設(shè)計(jì)特殊應(yīng)用的可重復(fù)利用的結(jié)構(gòu)模塊的專業(yè)技術(shù)2. 用第三方的

10、IP核開開發(fā)更加復(fù)雜的產(chǎn)品可以節(jié)約成本和減少開發(fā)時(shí)間3. 利用可利用的IP核來開發(fā)復(fù)雜的系統(tǒng)集成將更加容易4. 商業(yè)上，利用可利用的開發(fā)IP 核可以防止而減少風(fēng)險(xiǎn)5. 可以更加有效的改進(jìn)產(chǎn)品設(shè)計(jì)周期知識產(chǎn)權(quán)范疇為了能給各式各樣的產(chǎn)品提供可重復(fù)利用和最優(yōu)化，IP核可以分為3類硬件、軟件和固體層。硬件IP核由使用特殊物理設(shè)計(jì)庫的硬件層組成。它是傳遞在虛的設(shè)計(jì)模塊里。IP 核可以為選擇物理庫提供最優(yōu)化的和最快運(yùn)行速度。硬件IP核的集成是很簡單的，它可以以最小的集成移植到一片SOC物理設(shè)計(jì)當(dāng)中，但是硬件IP核是技術(shù)受扶養(yǎng)者并且在多重設(shè)計(jì)和技術(shù)對面的重配置和集成中提供最小的適應(yīng)和可移植性。軟件IP核可以

11、用RTL VHDL 和Verilog 代碼提供功能系統(tǒng)功能描述。那些代碼能夠提供最大范圍的適應(yīng)性和重新配置，從而可以滿足特殊功能的應(yīng)用。雖然軟件IP核為改變功能提供最大的適應(yīng)性，但是在它們被用來設(shè)計(jì)的之前，用戶將它們集成，并進(jìn)行最優(yōu)化和檢驗(yàn)。有時(shí)候一些功能已經(jīng)被IP提供商給出了，但是，提供所有的潛在的庫，這對于IP提供商是不可能實(shí)現(xiàn)的。所以軟件IP核的性質(zhì)很大程度上依賴于SOC的IP 集成級設(shè)計(jì)的需要。固體IP核在硬件IP核和軟件IP核的共同作用間能夠帶來最大的優(yōu)點(diǎn)和平衡。當(dāng)它通過綜合層時(shí)，這些代碼在從NETLISTS傳到特定功能的物理庫中，并且沒有利用物理層。 圖1.4描述了在ASIC設(shè)計(jì)流

12、中固體IP核的主要作用。圖1.4 ASIC 設(shè)計(jì)流程表1.1提供了一些可以傳送的項(xiàng)目集合物件給不同的 IP 格式IP格式描述最優(yōu)化工藝可重復(fù)利用性硬件IPGDSII很好獨(dú)立的工藝低軟件IPRTL低獨(dú)力的工藝很高固體IP指標(biāo)網(wǎng)格高普通的高外部IP的知識雖然許可IP能夠很大的改變工程產(chǎn)品設(shè)計(jì)周期，但如果選擇IP提供商時(shí)，不注意考慮下面幾點(diǎn)的話，它也影響工程計(jì)劃：著名的IP提供商外部IP提供給用戶基礎(chǔ)的記錄，用戶從第3方賣主那里 得到。表1.2 IP版本的可交付使用的資料可交付使用的資料 Hard IP Soft IP Firm IPHDL RTL 代碼 ° HDL 指標(biāo)網(wǎng)格 °

13、GDSII文件 ° 函數(shù)功能集 ° ° °總線功能模型 ° ° °基層計(jì)劃模型 °綜合模型 ° ° °全部穩(wěn)當(dāng)資料 ° ° ° 在購買之前，可以用大眾的可執(zhí)行的方法來評估IP的作用。IP提供商的硬件論證可能性說明是一種很好的方式，可以利用這一方式來在硅片上確定IP模塊的作用。存儲(chǔ)可執(zhí)行模型允許改變不同的參數(shù)，確定IP提供用戶設(shè)計(jì)希望的結(jié)果。需要一個(gè)足夠的確認(rèn)測試平臺。一個(gè)確認(rèn)測試平臺可以為不同的激勵(lì)提供裝置，確認(rèn)IP的作用和使小模塊片不那么復(fù)雜。Ips可以

14、通過細(xì)節(jié)說明材料完成，比如數(shù)據(jù)表、數(shù)據(jù)手冊、用戶說明、應(yīng)用注釋等等，紙張說明能夠?yàn)榇_認(rèn)的應(yīng)用及時(shí)的提供有價(jià)值的信息、接口定義和不同的配置。為外部IP的接口和功能塊分配一些時(shí)間段，可以變成更加流行。IP接口沒有匹配系統(tǒng)剩下的接口，引起另外工作來完成，這已經(jīng)是很普遍的了。如果額外集成時(shí)間不包括在工程時(shí)間里，這樣可以改變工程計(jì)劃。在綜合開放的過程中，可以和IP提供商制定一個(gè)技術(shù)支持合同，這里有很多實(shí)例，當(dāng)IP被指定為詳細(xì)的設(shè)計(jì)在集成電路中，僅僅IP提供商能夠提供修改指導(dǎo)，同時(shí)，在電路的整體開發(fā)中，獲得IP提供商的技術(shù)支持是很必要的。在第三章節(jié)中，我們將介紹更多的IP配置和集程度，表1.3將給我們一些

15、關(guān)于硅IP的例子。 表1.3 IP的例子種類 知識產(chǎn)權(quán)處理器 ARM7，ARM9，ARM10，ARC數(shù)字電路應(yīng)用 ADPCM，CELP，MPEG-2，MPEG-4，Turbo Code,Viterbi,Reed Solomon,AESI/O PCI,USB,1394,1284,E-IDE,IRDA混合類 UARTs ,DRAM控制器，計(jì)時(shí)器，中斷控制器，DMA控制器，SDRAM（靜態(tài)內(nèi)存單元），F(xiàn)lash 控制器，以太網(wǎng)10/100MAC1.4 SOC 設(shè)計(jì)挑戰(zhàn)為什么要花更多的時(shí)間來設(shè)計(jì)SOC和比較傳統(tǒng)的ASICs呢？要回答這個(gè)答案，我們必須調(diào)查影響困難的程度的因素和設(shè)計(jì)ASICs和SOCs轉(zhuǎn)

16、向時(shí)間（TAT），通常，影響ASIC主要有以下的轉(zhuǎn)向時(shí)間（TAT）因素：頻率設(shè)計(jì) 。時(shí)鐘域的數(shù)量。門數(shù)量。密度。塊數(shù)量。影響SOC的轉(zhuǎn)向時(shí)間（TAT）的另一個(gè)因素是系統(tǒng)集成度，主要是集成不同的硅IP在同一塊集成電路上，這是影響SOC的TAT關(guān)鍵因素，在一個(gè)典型的SOC，可以處理復(fù)雜的數(shù)據(jù)流和多重代碼，比如CPU和DSP，DMA和外圍代碼。同時(shí)，數(shù)據(jù)公享變得可能。圖1.5是集成電路的總線結(jié)構(gòu)，這里體系結(jié)構(gòu)是連接的，這對于程序運(yùn)行、環(huán)境、有效性是有優(yōu)點(diǎn)的。但是他們之間的信息交流變得非常困難。圖1.5 典型的SOC結(jié)構(gòu)下面讓我們檢測這個(gè)通路，在設(shè)計(jì)者和片上結(jié)構(gòu)的實(shí)踐是相同的。這里的DMA、CPU和D

17、SP帶動(dòng)所有公享總線（包括CPU和系統(tǒng)總線），之外，在集成模塊里還有專注的數(shù)據(jù)連接和很多控制線，另外，在分系統(tǒng)之間還有串接總線，總之，在一片單片機(jī)中，有很多的總線，這樣對于配置，測試、物理設(shè)計(jì)來說是非常的困難的 。解決這個(gè)問題的一個(gè)方法是用利用智能片，它是在一塊片上有內(nèi)部統(tǒng)一標(biāo)準(zhǔn)單個(gè)實(shí)體之間的通信。比如Sonic 的SMART 內(nèi)部接口硅模塊微型網(wǎng)絡(luò)。一個(gè)微型網(wǎng)絡(luò)是不同體，集成的網(wǎng)絡(luò)是同意的、震蕩的和管理所有處理器、存儲(chǔ)器、輸入/輸出之間的信息交流。圖1.6是利用了微型網(wǎng)絡(luò)結(jié)構(gòu)的SOC的設(shè)計(jì)圖。一個(gè)很簡單的微型網(wǎng)絡(luò)SOC的例子是Sonics的硅底板，它保證了終端對終端通信通過管理所有的IP核通

18、信，同時(shí)保證在典型SOC設(shè)計(jì)中高速的存儲(chǔ)到共享內(nèi)存去 。圖1.6 Sonics的SOC硅底板結(jié)構(gòu)圖Sonics的底板用了標(biāo)準(zhǔn)的核心接口協(xié)議-開放性核代碼協(xié)議（OCP）。它是第一個(gè)開放的代碼許可。OCP廣泛的履行系統(tǒng)層次集成要求。它在IP核和片上通信分系統(tǒng)定義了廣泛的、總線獨(dú)立的、高速運(yùn)行的、可配置的接口。OCP是一個(gè)是實(shí)質(zhì)插座接口（VSI）聯(lián)盟的實(shí)質(zhì)組件規(guī)格的功能擴(kuò)展。它使SOC設(shè)計(jì)和半導(dǎo)體開發(fā)者準(zhǔn)備為他們的代碼可插化的用在Sonics的底版上。附錄B提供更多的關(guān)于OCP的信息。一個(gè)SOC設(shè)計(jì)者可以優(yōu)化設(shè)計(jì)，通過優(yōu)化了的Sonics底板，Sonics利用發(fā)展環(huán)境來發(fā)展。配置和參數(shù)可以有效的選擇

19、優(yōu)化Sonics底板，那樣就可以和好的優(yōu)化SOC設(shè)計(jì)。開發(fā)環(huán)境包括由以下幾部分組成：外圍工具包、整合IP核、Sonics底板的基本自動(dòng)配置和關(guān)于SOC的分析工具。當(dāng)我們比較傳統(tǒng)的CPU總線和片上接口如Sonics的底板，我們發(fā)現(xiàn)，Sonics的底板主要有以下優(yōu)點(diǎn)：高速有效；靈活的配置；保證帶寬；完整的仲裁系統(tǒng)。在設(shè)計(jì)SOC， 設(shè)計(jì)確認(rèn)信息是另一個(gè)關(guān)鍵的挑戰(zhàn)在。確認(rèn)發(fā)生在所有的各個(gè)層次，比如IP層、接口層、片上層。在一片上有單獨(dú)的完整的代碼，可以給它帶來新的挑戰(zhàn)和測試方法，甚至當(dāng)獨(dú)立的代碼被設(shè)計(jì)出用來測試的已經(jīng)成功安裝。代碼也許不同于易測性的種類：掃描、安裝自測。代碼的綜合必須決定在來自于外部連

20、貫的測試模式 ，根據(jù)它來選擇代碼。這樣實(shí)際上是輪流綜合者接受規(guī)范的代碼。1.5 設(shè)計(jì)方法設(shè)計(jì)ASIC和SOC的好方法是由以下一套為前端和后端定義設(shè)計(jì)流，結(jié)束于工具集成和任務(wù)信息檢索。下面，讓我們開始設(shè)計(jì)流程圖。圖1.4是一個(gè)典型的自頂向下的設(shè)計(jì)流層圖。這個(gè)流程可以分為以下幾個(gè)主要部分：實(shí)體設(shè)計(jì)，設(shè)計(jì)執(zhí)行、設(shè)計(jì)確認(rèn)、物理設(shè)計(jì)和IC層。更多的細(xì)節(jié)在自頂向下的流程圖在圖1.7中，下面讓我們對著下圖了解設(shè)計(jì)步驟。圖1.7 自頂向下的設(shè)計(jì)流設(shè)計(jì)開發(fā)RTL代碼是執(zhí)行功能說明。片上設(shè)計(jì)者可以根據(jù)ASIC賣方提供的代碼的引導(dǎo)。模擬寄存器層應(yīng)該是非常徹底的，因?yàn)閮H僅有一個(gè)地方可以正確的函數(shù)可以有效的確認(rèn)。在門層

21、模擬是太慢了，而不能完成靜態(tài)的時(shí)序分析，進(jìn)而不能確認(rèn)，僅僅能計(jì)算時(shí)。合成工具產(chǎn)生前端和后端注釋文件。前端注釋提供強(qiáng)制的時(shí)序驅(qū)動(dòng)層工具，后端提供延時(shí)信息和門層模擬器或者靜態(tài)時(shí)序分析器。設(shè)計(jì)者可以在合成這個(gè)層次來回應(yīng)正確的功能和品和評估系統(tǒng)運(yùn)行性能。無論模擬器胡子是靜態(tài)時(shí)序分析器做的確認(rèn)，金屬下載線僅僅被評估。門延時(shí)來自于技術(shù)庫和被精確的計(jì)算。延時(shí)是被合成工具提供的，經(jīng)過標(biāo)準(zhǔn)的延時(shí)格式文件。底層可以從合成層這一步到組單元獲得信息，從而確認(rèn)時(shí)序運(yùn)行。如果反饋更多的精確的線層模式到合成工具，它將為路線提供框架。圖1.8給出螺旋的設(shè)計(jì)流。這種類型流在SOC設(shè)計(jì)者設(shè)計(jì)前端時(shí)非常受到歡迎。這里設(shè)計(jì)者的工作是

22、模擬每一個(gè)設(shè)計(jì)單元措施，直到設(shè)計(jì)完成。一旦你完成你的設(shè)計(jì)（ASICH或者SOC）自頂向下的工作和產(chǎn)生門網(wǎng)格表，你可以開始進(jìn)入物理設(shè)計(jì)過程。圖1.9給出我們一個(gè)普通的物理設(shè)計(jì)過程流。主要的步驟包括取址和、時(shí)序確認(rèn)和物理確認(rèn)。輸入到地址路線的是網(wǎng)格、時(shí)鐘定義、和I/O規(guī)范。目的就是在通道的地方產(chǎn)生GDDII文檔，任務(wù)自動(dòng)化將在第3章中給與介紹。1.6 概要在這個(gè)章節(jié)的介紹中，我們給出了SOC的定義，并分析了它和傳統(tǒng)意思上的ASIC的不同，在SOC設(shè)計(jì)中，最關(guān)鍵的是不同的IPs的用法，它是在SOC設(shè)計(jì)中的一個(gè)大的挑戰(zhàn)，叫做IP集成。可恢復(fù)的方法是一個(gè)很重要的因素，在SOC設(shè)計(jì)中減少TTM，我們考慮更

23、多的ASIOC和SOC，包括在第2節(jié)和第3節(jié)中的配置技術(shù)。第4節(jié)中，我們介紹了物理設(shè)計(jì)中ASIC和SOC的公用的領(lǐng)域，一旦你有了IC的IP網(wǎng)格表，你就可以進(jìn)入物理設(shè)計(jì)的領(lǐng)域。第5節(jié)包括在ASIC和SOC中低能源消耗設(shè)計(jì)概念和技術(shù)，一些優(yōu)化能源消耗的方法可以使用在不同層次的提取，這一技術(shù)包括運(yùn)算法則、體系機(jī)構(gòu)、注冊轉(zhuǎn)移、門優(yōu)化。ASICs 總體概述2.1 介紹ASICs是終端用戶為應(yīng)用領(lǐng)域執(zhí)行某一特定的功能的邏輯功能芯片。ASIC 賣主供應(yīng)那些他們提供技術(shù)的庫，跟多情況下，這些庫包含前期設(shè)計(jì)庫和前期核對邏輯電路。一些ASIC的技術(shù)依然存在，他們是門陣列、標(biāo)準(zhǔn)單元和全制定的設(shè)計(jì)，這些ACIC技術(shù)的

24、作用在表2.1中總結(jié)出。從涉及的更多技術(shù)的細(xì)節(jié)中，ASICO利用賣主提供的特殊的技術(shù)，裝置傳統(tǒng)了功能，這些知識如下：（1）交流（AC） 特性AC描述或者是傳輸延時(shí)（Tpd）是指定為最小值、典型值、最大值，這個(gè)價(jià)值由配線電容和電阻來決定，當(dāng)然連接點(diǎn)的溫度、電壓供應(yīng)和編程變化都是用來計(jì)算交流特性的。（2）直流（DC）特性-這個(gè)數(shù)據(jù)為高電位和底電位輸出電壓指定一個(gè)最小值、典型值、最大值。高 地位輸出電流等于電路短路時(shí)的電流和泄漏電流，這個(gè)值能夠可以保證操作條件下輸入輸出的最壞的值進(jìn)入緩沖區(qū)。表2.1 ASIC 技術(shù)（3）適用操作環(huán)境-這個(gè)也包括供應(yīng)電壓的最小值、典型值、最大值、高的輸入電壓、低的輸入

25、電壓和匯合點(diǎn)溫度、這些值被推薦使用在平常裝置的操作中。（4）電源消耗-ASCIC賣方提供規(guī)定的片上電源消耗，這個(gè)可以用來確定I/O緩沖器、內(nèi)部接口門、片上存儲(chǔ)器消耗的電源，工具可以預(yù)言ASIC消耗的電源，這是有可能的 。（5）可利用包-（6）可利用宏-宏可以利用的，從基本的邏輯門（比如與門、或門、非門、或非門、于非門）、緩沖器、地址、多路開關(guān)選擇器、同步和異步存儲(chǔ)器到更多復(fù)雜的核，比如CUP、DSP和存儲(chǔ)控制器。（7） I/O緩沖器類型-選擇適當(dāng)?shù)妮斎胼敵鼍彌_器取決于接口水平、邏輯功能、內(nèi)部功能、上拉選項(xiàng)、驅(qū)動(dòng)能力I/O緩沖區(qū)的例子就是輸入緩沖、輸出緩沖反向、間接輸出緩沖、3級輸出緩沖。（7）

26、 電源開關(guān)時(shí)序-這個(gè)時(shí)序指定正確的和使用的電源開關(guān)時(shí)序，這是為雙電壓供應(yīng)裝置作為內(nèi)部電源和外部電源。ASIC賣方還提供外部信號的約束。（8）模擬單元-典型的模擬單元用在ASIC裝置中，包括OPAMPs、數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器、相同步循環(huán)。（9）PLL-PLL是用來減少單片機(jī)的反應(yīng)時(shí)間，使不同的ASIC、頻率綜合器、時(shí)鐘頻率乘法器能夠時(shí)鐘同步。附錄中將給介紹更多關(guān)于PLL信息。（10）管腳分配規(guī)則-時(shí)鐘、復(fù)位、邊框輸入、同步開關(guān)輸出引腳、電源、地被ASIC生產(chǎn)廠家提供分配規(guī)則 。ASIC生產(chǎn)廠家還提供其他相關(guān)的技術(shù)信息，這些精確的ASIC技術(shù)主要金屬層的數(shù)目、核和I/O的電源供應(yīng)、連接點(diǎn)的溫度、

27、靜電流出說明。在第一章中，我們提出了一些因素影響到TAT，半導(dǎo)體生產(chǎn)廠家制造ASIC的原型和工作環(huán)境的時(shí)間往往涉及到TAT；或者是更精確的TAT是門極網(wǎng)到金屬掩模準(zhǔn)備階段。圖2.1是TAT的難度程度圖。影響ASIC的TAT 包括以下幾個(gè)因素：·運(yùn)行頻率；·門數(shù)量；·密度；·時(shí)鐘域數(shù)量；·模塊或分模塊數(shù)量；以上的每一個(gè)因素直接的影響到TAT，這些因素越多越高，越對TAT有更多的影響，顧客和廠家之間的關(guān)系，責(zé)任是否清晰，都影響到TAT。第二節(jié)將介紹ASIC的前端和后端設(shè)計(jì)流方法，一些有用的關(guān)于ASIC設(shè)計(jì)方法的指導(dǎo)思想將給出。我們假設(shè)設(shè)計(jì)者利用Sy

28、nopsys 的PrimeTime 作為片上設(shè)計(jì)工業(yè)的標(biāo)準(zhǔn)STA工具。一些當(dāng)ASIC設(shè)計(jì)者做設(shè)計(jì)時(shí)必須早期考慮的關(guān)鍵的問題已經(jīng)包含在工具里面。在這一章節(jié)，我們不介紹FPGA，但是在2.3，我們將討論FPGA到ASIC的轉(zhuǎn)換問題。這個(gè)問題對于設(shè)計(jì)者減少成本是很重要的。總體確認(rèn)方法在第2.4部分將給以介紹。1.2 設(shè)計(jì)流程圖及方法正如在第一節(jié)中提到的，一個(gè)好的設(shè)計(jì)方法包括為前端和后端定義設(shè)計(jì)流程、集成的開放工具和任務(wù)自動(dòng)化，在第一章節(jié)中的圖1.7給出了基本的前端后端ASIC設(shè)計(jì)流程圖。這個(gè)圖將被圖2.2代替。大多少的時(shí)序延時(shí)在將在這里的前端和后端得到解決，但必須是在的細(xì)節(jié)流之前。在第四章節(jié)中，我們將介紹后端或者物理設(shè)計(jì)流程，在這里，你將可以很好的解決了微小的定時(shí)流。這里，在前端流，從代碼RTL開始，這些代碼可以用硬件描述語言（HDL），比如Verilog、VHDL。工具可以用來核實(shí)RTL代碼的語法等，功能仿真緊接在RTL代碼運(yùn)行后面，功能仿真確認(rèn)設(shè)計(jì)在規(guī)則中被定義的功能需求。合成器轉(zhuǎn)換一個(gè)精確數(shù)據(jù)提起的傳到下一層次中，比如 運(yùn)行的合成器將HDL轉(zhuǎn)化在RTL結(jié)構(gòu)中，邏輯合成器轉(zhuǎn)化RTL到以門及精確的設(shè)計(jì)計(jì)算中，很多步驟在合成器中被轉(zhuǎn)化、翻譯、優(yōu)化。用戶在這里可以設(shè)置關(guān)于區(qū)域、速度、電源、測試