1、數字示波器（C題）【本科組】一、任務設計并制作一臺具有實時采樣方式和等效采樣方式的數字示波器，示意圖如圖1所示。 圖1 數字示波器示意圖二、要求1基本要求（1）被測周期信號的頻率范圍為10Hz10MHz，儀器輸入阻抗為1MW，顯示屏的刻度為8 div×10div，垂直分辨率為8bits，水平顯示分辨率20點/ div。（2）垂直靈敏度要求含1V/div、0.1V/div兩檔。電壓測量誤差5%。（3）實時采樣速率1MSa/s，等效采樣速率200MSa/s；掃描速度要求含20ms/div、2s /div、100 ns/div三檔，波形周期測量誤差5%。（4）儀器的觸發電路采用內觸發方式，

2、要求上升沿觸發，觸發電平可調。（5）被測信號的顯示波形應無明顯失真。2發揮部分（1）提高儀器垂直靈敏度，要求增加2mV/div檔，其電壓測量誤差5%，輸入短路時的輸出噪聲峰-峰值小于2mV。（2）增加存儲/調出功能，即按動一次“存儲”鍵，儀器即可存儲當前波形，并能在需要時調出存儲的波形予以顯示。（3）增加單次觸發功能，即按動一次“單次觸發”鍵，儀器能對滿足觸發條件的信號進行一次采集與存儲（被測信號的頻率范圍限定為10Hz50kHz）。（4）能提供頻率為100kHz的方波校準信號，要求幅度值為0.3V±5%（負載電阻1 MW時），頻率誤差5%。（5）其他。 三、說明1A/D轉換器最高采

3、樣速率限定為1MSa/s，并要求設計獨立的取樣保持電路。為了方便檢測，要求在A/D轉換器和取樣保持電路之間設置測試端子TP。2顯示部分可采用通用示波器，也可采用液晶顯示器。3等效采樣的概念可參考蔣煥文等編著的電子測量一書中取樣示波器的內容，或陳尚松等編著的電子測量與儀器等相關資料。4設計報告正文中應包括系統總體框圖、核心電路原理圖、主要流程圖、主要的測試結果。完整的電路原理圖、重要的源程序和完整的測試結果可用附件給出。四、評分標準設計報告項 目應包括的主要內容分數系統方案比較與選擇方案描述6理論分析與計算等效采樣分析垂直靈敏度掃描速度12電路與程序設計電路設計程序設計12測試方案與測試結果測試

4、方案及測試條件測試結果完整性測試結果分析12設計報告結構及規范性摘要設計報告正文的結構圖表的規范性8總分50基本要求實際制作完成情況50發揮部分完成第（1）項22完成第（2）項7完成第（3）項7完成第（4）項6其他8總分50數字存儲示波器  海軍航空工程學院（煙臺）史繼炎 何高健 劉恒濤 摘要本題設計一個數字存儲示波器，以Xilinx公司20萬門FPGA芯片為核心，輔以必要的外圍電路（包括信號調理、采樣保持、內部觸發、A/D轉換、D/A轉換和I/O模塊），利用VHDL語言編程，實現了任意波形的單次觸發、連續觸發和存儲回放功能，并按要求進行了垂直靈敏度和掃描速度的擋

5、位設置。信號采集時，將外部輸入信號經信號調理模塊調節到A/D電路輸入范圍，經A/D轉換后送入FPGA內部的雙口RAM進行高速緩存，并將結果通過D/A轉換送給通用示波器進行顯示，完成了對中、低頻信號的實時采樣和高頻信號的等效采樣和數據存儲回放。經測試，系統整體指標良好，垂直靈敏度和掃描速度等各項指標均達到設計要求。關鍵詞：FPGA 實時采樣 等效采樣 一、方案選擇與論證數字存儲示波器系統由信號調理電路、采樣保持電路、觸發電路、A/D、D/A、X輸出電路、Y輸出電路、控制處理器等組成。方案一：采用80C51單片機為控制核心，其系統框圖如圖1。對輸入信號進行放大或衰減后，用外接觸發電路產生觸發信號，

6、通過A/D轉換將模擬信號轉換成數字信號，再通過單片機將數據鎖存至外部RAM，然后由單片機控制將數據送至D/A輸出。                              圖1 方案一系統框圖這種方案結構較為簡潔，但在滿足題目的實時采樣頻率的要求下，A/D的最高采樣速度達1MHz，由普通單片機直接處理這樣速

7、率的數據難以勝任，采用高檔單片機甚至采用DSP芯片，將大大增加開發的難度。而且目前常用的外接RAM芯片時鐘周期一般為40MHz50MHz，難以達到高速數據存儲的要求。方案二：用FPGA可編程邏輯器件作為控制及數據處理的核心，外接觸發電路實現觸發功能，利用FPGA的層次化存儲器系統結構，使用FPGA內部集成的基本邏輯功能塊配置成雙端口同步RAM對采集信號進行存儲，完成設計指標。其系統框圖如圖2。  圖2 方案二系統框圖由于FPGA可在線編程，因此大大加快了開發速度。電路中的大部分邏輯控制功能都由單片FPGA完成，多個功能模塊如采樣頻率控制模塊、數據存儲模塊都集中在單個芯片上，大大簡化了

8、外圍硬件電路設計，增加了系統的穩定性和可靠性。FPGA的高速性能比其他控制芯片更適合于高速數據采集和處理，而且使用FPGA內部存儲模塊完成輸入信號的量化存儲，在存儲速度上有著外接RAM無法比擬的優勢。綜上所述比較可知，方案二既可滿足題設基本要求又能充分發揮擴展部分，電路簡單，易于控制，所以采用該方案。二、理論分析與計算1、采樣方式的選擇設計要求示波器輸入頻率范圍較寬，并且實時采樣頻率只有1MHz，因此要采用等效采樣和實時采樣兩種采樣方式。實時采樣是利用A/D時鐘對信號直接采樣，按照采樣定理，采樣速率必須高于信號中最高頻率的兩倍。等效采樣是指對多個信號周期連續采樣來復現一個信號波形，采樣系統能以

9、擴展的方式復現頻率大大超過實時采樣頻率的信號波形。題目要求最高實時采樣速率小于等1MSa/s，實時采樣通常采取每周期采20個點的方法以保證取到一個完整的信號波形。本設計采用50KHz作為兩種采樣方式的分界頻率，信號頻率低于50KHz時采用實時采樣方式，當信號頻率50KHz和10MHz之間時采用等效采樣方式。題目要求等效采樣速率不小于200 MSa/s，而被測周期信號的最大頻率為10MHz，采一個點所需間隔的周期數=等效采樣速率/被測周期信號頻率，則等效采樣時至少需要每20個信號周期采樣一個點才能實現等效采樣數率大于等于200MHz。2、垂直靈敏度分析設計要求垂直靈敏度分為1V/div、0.1V

10、/div、2mV/div三檔，垂直刻度為8 div。 A/D轉換器的輸入信號電壓幅度為04V，當示波器滿刻度顯示時，被測信號的幅度將分別為：VI11V/div×8div=8V，VI2=0.1V/div×8div=0.8，VI3=2mv/div×8div=16mV。A/D轉換器的滿刻度輸入值為VMAX=4V，程控放大器電路的增益ANVMAX / VIN，其中N1、2、3，對應于3擋不同垂直靈敏度的增益分別為：A14/80.5；A24/0.85；A34/0.016250。從5倍增益到250倍增益所跨越的增益范圍非常大，大跨度增益自動調節是程控增益放大電路設計的一個難點

11、，本系統通過軟件編程實現增益的步進，很好的解決了這個問題，具體分析見軟件詳細設計部分。3、掃描速率分析A/D的轉換速率取決于被測信號的頻率范圍，或DSO對掃描速度的要求，設計要求掃描速度含20ms/div、2s /div、100 ns/div三擋，并且水平顯示分辨率大于等于20點/div，因此對應的采樣速率是1ms/點、0.1s /點、5 ns/點，即要求A/D的等效采樣的最高轉換速率高于200MSa/s，題目要求A/D的最高轉換速率不高于1MSa/s，設計中采用等效采樣的方法來實現100 ns/div 、2s /div兩擋的掃描。三、硬件電路設計系統硬件連接圖如圖3所示。  圖3

12、系統硬件連接圖1、FPGA最小系統板設計FPGA最小系統板采用的是Xilinx公司SpartanII系列的XC2S200-PQ208型20萬門芯片，其配置芯片為Xilinx公司的專用配置PROM芯片XCF02S，以實現加電自動配置。核心板采用5V輸入，板上有兩塊LM317電源芯片分別輸出3.3V和2.5V電壓。板上采用100MHz有源晶振，通過內部倍頻系統工作時鐘可高達200MHz，滿足高速設計要求。核心板140只I/O口全部引出，非常便于與外圍器件的連接及系統的擴展。FPGA最小系統框圖如附錄1所示。2、信號調理電路設計AD轉換電路對輸入模擬信號的幅度范圍有一定的要求，因此被測信號輸入A/D

13、前需要進行信號調理。信號調理電路組成框圖如圖4所示。  圖4 信號調理電路組成框圖（1）衰減電路設計信號衰減幅度由FPGA通過功率驅動芯片ULN2803來控制。ULN2803控制繼電器的通斷，決定了電阻分壓網絡的衰減倍數，衰減網絡電路原理圖如附錄2所示。設計任務要求數字示波器的輸入阻抗大于1MW，在此電路中設計輸入電阻R1+R2=1MW，衰減10倍則有：R1 =100K，R2=900K。電容C1，C2在衰減器中起補償作用，以改善頻率響應，避免自激。設計采用ADI公司的高性能FET輸入單電壓反饋運算放大器AD8065構成電壓跟隨電路實現阻抗變換，提高衰減電路輸出阻抗。同時，為了防止過載

14、時器件的損壞，系統中設計了由四個限幅穩壓二極管和電阻構成的過載保護電路，將輸入信號電壓值限制在±2V的范圍之間，限幅穩壓電路圖見附錄3所示。（2）放大電路設計程控增益寬帶放大電路由增益變化范圍線性連續可調的可控增益放大器AD603組成。通過FPGA結合8位D/A轉換芯片CA3338E對兩片AD603引腳端1的電壓進行控制，可獲得2060dB范圍的增益，遠遠大于題目250倍的放大要求，兩級輸出最大電壓在4V左右。兩片AD603構成的程控增益控制放大電路如附錄4所示。3、觸發電路設計數字存儲示波器中觸發電路的作用是：在滿足觸發條件時開始對采集的數據按規定的起點地址進行存儲和顯示。觸發電路

15、如附錄5所示。高速比較器選用響應時間為20ns的高速低功率快速采樣保持放大器LM360。電阻R2、R3用于調節或選擇觸發電平，分別為3KW和2KW，后者為可調電位器，可以在02V范圍內任意選擇觸發電平。4、取樣保持電路取樣保持芯片選用AD公司生產的快速采樣保持放大器AD781。AD781的快速采樣時間為700ns，滿足題目對實時采樣速率小于等于1MSa/s的要求，采用自校舍正結構，具有極小的保持模式誤差，保持誤差僅為0.01V/s。同時該芯片無需外接元件與外部調整，具有很好的線性和優良的直流和動態性能，十分適用于高速AD轉換器的前端電路。AD781的輸入信號幅度范圍為12V12V，采用

16、7;12V直流穩壓電源供電，內部功能和引腳圖如附錄6所示。5、A/D轉換電路設計中采用ADI公司生產的快速A/D轉換芯片AD9224。AD9224為28腳SOIC和SSOP封裝的模/數轉換器；內部采用閃爍式AD及多級流水線式結構，因而不失碼，使用方便、準確度高；在單一5V電源下，它的功耗僅有376mW，信噪比與失真度為±07dB，完全滿足設計要求。設計中的參考電壓使用內部參考電壓，將SENSE與REFCOM引腳短接，此時電壓范圍為04V。 AD9224應用電路如附錄7所示。為減少A/D轉換結果的二次諧波，提高信噪比(SNR)，A/D芯片前端采用AD8138組成信號調理電路將單端信號轉

17、換成差分信號輸入。該放大器的輸入阻抗高達6M，可以直接與輸入信號相連從而省略隔離放大器，因而可大大精簡了電路結構。AD8138應用電路如附錄8所示。6、D/A轉換電路D/A部分由一片14位高速高精度模數轉換芯片AD9764和兩片8位D/A轉換芯片CA3338E組成。AD9764用作D/AY，將存儲的數字信號轉換為模擬信號，從而恢復被測信號。電路設計中的參考電源配置使用內部參考電源，存在于VOUTA和VOUTB之間的差分電壓VDIFF通過一個運算放大器AD8009轉換成單端電壓輸出，電壓輸出范圍為：-3.84V3.84V。AD9764應用電路如附錄9所示。設計中一片CA3338E對FPGA輸出的

18、程控放大信號進行數模轉換，用于對AD603相關引腳的控制，完成程控增益調節功能。另一片CA3338E作為D/AX用于產生相應掃速和幅度的鋸齒波掃描電壓使被測信號按照設置的時間關系進行顯示，為方便設計和安裝調試兩片CA3338E選擇相同的設計電路。同時該片芯片完成產生100kHz方波校準信號的功能，功能切換通過撥碼開關控制。CA3338E應用電路圖如附錄10所示。7、直流穩壓電源直流穩壓電源部分通過開關電源分別獲得±12V和5V的電壓。其中主控模塊FPGA 3.3V和2.5V的供電，采用兩塊三端可調穩壓器LM317得到。LM317應用電路輸出電壓VO = 1.25（1 + R2 / R

19、1），式中1.25是集成穩壓塊輸出端與調整端之間的固有參考電壓VREF，電阻R1常取值120240，此處選R1為200，經計算，提供3.3V和2.5V電壓時R2分別為330和200。取樣保持電路所需±12V供電由外接直流穩壓電源提供，A/D和D/A電路的+5V、-5V電壓分別由電源穩壓芯片MC78M05和MC79M05提供。穩壓電源電路原理圖如附錄11、附錄12所示。8、鍵盤和顯示部分設計（1）本設計采用4*4非編碼式結構的鍵盤，矩陣式排列。功能表如表1所示。表1：4*4行列式鍵盤功能表BT3 S/divBT7 V/divBTB 單次/連續BTF 啟動/停止BT2 存儲BT6 數值鍵

20、3BTA 數值鍵6 BTE 數值鍵9 BT1 顯示BT5 數值鍵2 BT9 數值鍵5 BTD 數值鍵8 BT0 數值鍵0BT4 數值鍵1 BT8 數值鍵4 BTC 數值鍵7 為便于將DSO快速復位成初始狀態，設計采用了專用撥碼開關按鍵。（2）設計中使用型號為TS1602的16×2點陣字符行液晶顯示器來顯示示波器當前狀態參數以及測量參數。TS1602應用電路如附錄13所示。四、軟件設計1、系統軟件流程設計當系統加電時，系統會自動開啟儀器較零、較滿度程序。當信號輸入時，系統通過對輸入信號頻率的測量選擇合適的采樣方式，并利用鍵盤設置輸入來選擇DSO的顯示功能和實現對掃描速度的選擇。系統軟件

21、總體流程圖如圖5所示。  圖5 系統軟件總體流程圖在信號輸入前需進行程控幅度調節，依據信號輸入幅度范圍（08V）和A/D芯片輸入電壓要求（04V），首先將信號衰減2倍，以防止輸入芯片的電壓過高而損壞電路，然后根據信號電壓幅度判斷后續放大倍數，使輸入電壓幅度范圍滿足系統要求，保證采樣效果。程控幅度調節流程圖如附錄14所示。2、觸發方案設計單次觸發時，在觸發后就采集、存儲被測信號的數據，直到單次信號結束或者采集單次信號的一個完整頁面。連續觸發時，按照要求一旦產生觸發，就采集、存儲一個頁面的數據。在未存滿一個之前即使再次滿足觸發條件也不會產生觸發作用；但是在存滿一個頁面后，如果再次產生觸發

22、則開始一個新的頁面的采集、存儲過程，并以新的數據取代已經存儲的數據，依此規律隨著觸發信號的出現不斷重復上述過程。3、頻率測量方案設計測頻模塊的具體設計思路為：首先將A/D轉換器轉換后的數據通過一個比較器得到測頻脈沖，由于本設計中的A/D將0V電壓轉換為0x80，為避免在0V附近的小信號振蕩造成測頻誤差，將比較器的固定比較值設定為0x88。然后將測頻脈沖通過一個D觸發器同步后便開始計數，在計數過程中為避免尖脈沖或毛刺信號造成對計數的影響，根據上次測頻的結果選擇合適的過濾脈寬，即比給定脈沖寬度小的信號脈沖將不會被計數，提高了整個測量的精度。4、同步掃描電壓設計DSO輸出穩定的波形要求通用示波器X通

23、道的掃描電壓和Y通道的信號同步。設計中由DSO內部產生同步掃描電壓作為通用示波器的掃描電壓，在測試過程中可以不用對普通示波器進行操作和調整。數字存儲示波器的掃描電壓是由D/A產生的一種階梯波電壓。因為整個屏幕顯示256個數據點，一次掃描需要256個階梯，因此采用8位D/A就可以產生所要求的同步掃描電壓，設為D/AX。輸入數據應是從00H開始的1遞增值，直至0FFH為止。五、測試方案與測試結果1、測試方案簡易DSO測試方案圖見附錄15。測試儀器清單見附錄16。2、測試結果及分析（1）單次觸發掃描的測試。程控觸發電平，觀察簡易DSO能否產生掃描電壓，并在信號上升沿開始顯示波形。觀察結果顯示DSO能

24、夠產生掃描電壓，并顯示波形。（2）經測量得到，輸入短路時輸出噪聲的峰-峰值為1.62mV，小于2mV的指標要求。（3）100kHz的方波校準信號的電壓幅值為0.298V，誤差為0.67%，滿足指標要求。（4）垂直靈敏度測試。 正弦信號，頻率為10KHz，記錄表格：檔位輸入Vi/V輸出Vo/V誤差|VoVi|/Vi×1001V/div87.8 2.5065.83.3344.12.500.1V/div0.80.77 3.750.60.611.670.40.385.002mV/div0.0160.0154 3.750.0080.00811.250.0040.00392.50（5）掃描速度測試 正弦信號，幅度為1V，記錄表格： 檔位 輸入信號周期 /s輸出信號周期 /s誤差| |/ ×10020ms/div100e-003102e-0032.020e-00320.5e-0032.52s /div2e-0062.05e-0062.55e-0065.1e-0062.010e-0069.8e-0062.0100 ns/div100e-009102e-0092.0200e-009206e-0093.01000e-009990e-0091.0由表中數據知，測量結果都在測量誤差允許范圍內，滿足題目要求的誤差5%，很好地完成了設計任務。六、總結設計采用FPGA最小系統為控制核心，