1、基于ARM FPGA勺重構控制器設計基于ARIM FPGA勺重構控制器設計可重構技術是指利用可重用的軟硬件資 源，根據不同的應用需求，靈活地改變自身體系結構的設計方法。常規SRAM：藝的FPGA都可以實現重構，利用硬件復用原理，本文設計的可重構控制器采用 ARM核微控制器作為主控制器，以FPGA芯片作為協處理器配合主控制器工作。 用戶事先根據需求設計出不同的配置方案，并存儲在重構控制器內部的存儲器 中，上電后，重構控制器就可以按需求將不同設計方案分時定位到目標可 基于ARIM FPGA勺重構控制器設計 可重構技術是指利用可重用的軟硬件資源，根據不同的應用需求，靈活地改變 自身體系結構的設計方法

2、。常規 SRAMT藝的FPGATE可以實現重構，禾U用硬件 復用原理，本文設計的可重構控制器采用 ARM核微控制器作為主控制器，以 FPGA芯片作為協處理器配合主控制器工作。用戶事先根據需求設計出不同的配 置方案，并存儲在重構控制器內部的存儲器中，上電后，重構控制器就可以按 需求將不同設計方案分時定位到目標可編程器件內，同時保持其他部分電路功 能正常，實現在系統靈活配置，提高系統工作效率。1 SVF 格式配置文件很多嵌入式系統中都用到了 FPGA/CPLD等可編程器件，在這些系統中利用 SVF 格式配置文件就可以方便地通過微控制器對可編程器件進行重新配置。目前可 編程芯片廠商的配套軟件都可以生

3、成可編程器件的SVF格式配置文件，串行矢量格式(SVF)是一種用于說明高層IEEE 1149.1(JTAG)總線操作的語法規范。SVF由Texas Instruments 開發，并已成為數據交換標準而被 Teradyne， Tektronix等JTAG測試設備及軟件制造商采用。Xilinx的FPGA以及配置PROM 可通過JTAG接口中TAP控制器接收SVF格式的編程指令。由于SVF文件由ASCII 語句構成，它要求較大的存儲空間，并且存儲效率很低，無法勝任嵌入 式應用。為了在嵌入式系統中充分利用其有限的存儲空間，并不直接利用 SVF 文件對可編程器件進行在系統編程，而是將SVF文件轉換成另一

4、種存儲效率比較高的二進制格式的文件，把它存儲在數據存儲器中。 Xilinx 公司提供用于創 建器件編程文件的iMPACT工具，該工具隨附于標準 Xilinx ISETM 軟件內。 iMP ACT軟件能自動讀取標準的BIT / MCS器件編程文件，并將其轉換為緊湊的 二進制XSVF格式。本設計是基于“ ARM處理器+FPGA結構的重構控制器，重構控制器中的 FPGA 能夠根據ARM理器傳送來的命令，對目標可編程器件 JTAG接口進行控制， 并負責解譯XSVF格式的配置文件信息，生成xilinx 器件所用的編程指令、數 據和控制信號(TMS TDI, TCK序列)向目標可編程器件的JTAG TAP

5、E制器提供 所需的激勵，從而執行最初在 XSVF文件內指定的編程和(可選的)測試操作。使 目標可編程器件內的TAP狀態機進行狀態轉換，將指令和數據掃描到 FPGA內部 邊界掃描電路指令寄存器和數據寄存器中。完成一次目標可編程器件配置，實現用戶此時所要求功能，在下一時段，可根據用戶新的要求，調用重構控制器 內部存儲器中不同方案在系統重新配置目標可編程器件，這樣就實現了硬件復 用，減少成本。2邊界掃描JTAG）原理 2.1 JTAG接口基本結構JTAGJoint Test ，Action Group，聯合測試行動小組）是一種國際標準測試協 議（IEEE 1149.1兼容），其工作原理是在器件內部定

6、義一個測試訪問端口 （TestAccess Port ，TAP）,通過專用的JTAG測試工具對內部節點進行測試和調 試。TAP是一個通用的端口，外部控制器通過 TAP可以訪問芯片提供的所有數 據寄存器和指令寄存器?，F在 JTAG接口還常用于芯片的在線配置（In-System Programmable, ISP），對PLD，FLASH等器件進行配置。JTAG允許多個器件通 過JTAG接 口串聯在一起，形成一個JTAG鏈，實現對各個器件分別測試和在系 統配置。JTAG主要由三部分構成：TAP控制器、指令寄存器和數據寄存器，如圖 1所 示。標準的JTAG接口有四組輸出線：TMS TCK TDI，TD

7、O以及1個可選信號TRSTTCK JTAG測試時鐘輸入，當TCK保持在零狀態時，測試邏輯狀態應保持不 變；TMS測試模式選擇，控制JTAG犬態，如選擇寄存器、數據加載、測試結果輸 出等，出現在TMS的信號在TCK的上升沿由測試邏輯采樣進入TAP控制器；TDI:測試數據輸入，測試數據在 TCK的上升沿采樣進入移位寄存器（SR）;TDO測試數據輸出，測試結果在 TCK的下降沿從移位寄存器（SR）移出，輸出數 據與輸入到TDI的數據應不出現倒置；TRST可選復位信號，低電平有效。器件接受使用JTAG TAP的編程指令和測試指令。在IEEE 1149.1的標用于CPLD FPGA以及配置PROM的常見

8、指令有：旁路（BYPASS指令，通Xili nx準中，過用1 b長的BY PAS涪存器將TDI與TDO直接連接，繞過（即旁路）邊界掃描鏈 中的某個器件；EXTEST旨令，將器件I /O引腳與內部器件電路分離，以實現 器件間的連接測試，它通過器件引腳應用測試值并捕獲結果；IDCODE旨令，返回用于定義部件類型、制造商和版本編號的 32位硬件級別的識別碼；HIGHZ 指令，使所有器件引腳懸置為高阻抗狀態；CFG_INK CFG_OU指令，允許訪問配置和讀回所用的配置總線；JSTART當啟動時鐘=JTAGCLK寸為啟動時序提 供時鐘。2.2 Tap狀態機時序介紹（TCK）和測試模式（TMS）選擇兩J

9、TAG邊界掃描測試由測試訪問端口的 TAP控制器管理。TMS TRST和TCK引腳 管理TAP控制器的操作，TDI和TDO位數據寄存器提供串行通道。TDI也為指令 寄存器提供數據，然后為數據寄存器產生控制邏輯。對于選擇寄存器、裝載數 據、檢測和將結果移出的控制信號，由測試時鐘 個信號控制。測試復位信號（TRST, 般以低電平有效）一般作為可選的第五個 端口信號。如圖2所示，所有基于JTAG的操作都必須同步于JTAG時鐘信號TCK所有測 試邏輯的變化（例如指令寄存器，數據寄存器等）必須出現在TCK的上升沿或下 降沿。關鍵時序關系是：TMS和TDI采樣于TCK的上升邊沿，一個新的TDO值 將于TC

10、K下降邊沿后出現，因此一般情況下 JTAG的時鐘不會太高。圖3表示了 IEEE 1149.1標準定義的TAP控制器的狀態圖，TAP控制器是16個 狀態的有限狀態機，為JTAG接口提供控制邏輯。TAP狀態轉移如圖3所示，箭 頭上的1或0,表示TMS在 TCK上升沿的值（高電平TMS=1低電平TMS=0）同 步時鐘TCK上升沿時刻TMS的狀態決定狀態轉移過程。對于 TDI端輸入到器件 的配置數據有兩個狀態變化路徑：一個用于移指令到指令寄存器中，另一個用 于移數據到有效的數據寄存器，該寄存器的值由當前執行的JTAG指令決定。當TAP控制器處于指令寄存器移位（SHIFT-IR）狀態時，對于每一個TCK

11、的上升 沿，連接在TDI和TDC之間的指令寄存器組中的移位寄存器向串行輸出方向移 一位。當TMS保持為高電平時，在TCK的上升沿TAP控制器進入到“ EXIT1-IR”狀 態；當TMS為低電平時，TAP控制器保持在“指令寄存器移位”狀態。3重構控制器設計 3.1硬件系統組成 其主要功能是控制按照用戶不同需求控制調用不同的方案配置目標可編程器 件。它主要包括ARM處理器、FPGA FLASH存儲器和對外總線接口，各功能部 件主要功能如下：(1) ARM處理器選用AT91FR40162S其主要功能是控制模擬 JTAG接口的FPGA讀 取FLASH存儲器中的重構方案，實現在系統配置；(2) FPGA

12、協處理器選用 Xilinx 公司 SPARTEN3AN列的 XC3S700AN-FGG484是 基于非易失性存儲的FPGA自身帶有PROM它作為外部總線和arm空制器之間 的雙端口，主要功能是模擬JTAG 口實現TAP控制器時序，完成配置方案數據 的并串轉換并輸出至外部總線；(3) FLASH存儲器容量為32MX 16 b，用于處理器的上電引導、存放多種重構配 置方案。由于要求的存儲容量較大，采用SPANSIOF公司S29GL512P(32M 16 b)的存儲空間，訪問速度為110 ns，可以達到25 ns快速頁存取和相應的90 ns 隨機存取時間，FBGA寸裝； 外部總線接口，可采用1路RS

13、 232驅動接收器，實現和外部通信的接口;(5)測試線TCK TMS TDI和TDO是重構控制器向目標可編程器件提供所需的 JTAG TAP激勵，分別控制目標多個FPGA勺重構配置和反饋重構信息。3.2重構控制器工作原理ARM執行的初始化工作包括程序更新加載運行，FPGA參數設定等；FPGA設定內部寄存器和邏輯狀態的初始值、內部緩沖區數據清零等。重構控制器示意圖如圖4所示。圖中ARM處理器一方面通過ARM、線讀取外部 FLASHY的配置方案，對其進行并串轉化操作，將其存儲到FLASH存儲器中；另一方面重構控制器中模擬 TAP控制器的FPGA從arm內置的FLASH存儲器中 讀取配置文件，并執行ARM處理器發出的指令解譯該文件，重構控制器解釋二 進制文件方法如下：在 ARM處理器的控制下，從裝載配置文件的 FLASH中讀出 一個字節，判斷是哪條JTAG指令，然后根據指令的格式作具體的處理，產生 TCK TMS TDI和TDO言號，作為目標可編程器件的 JTAG接口激勵，與目標可 編程器件的JTAG口串聯成菊花鏈，在 ARM處理器的控制下，對目標可編程器 件進行在系統編程。被重構的 FPGA由支持局部動態重構的Xilinx公司的 Virtex-4 系列FPGA來實現。4 結