1、以FPGA為核心實現繼電保護裝置（二）以FPGA為核心實現繼電保護裝置（二）暫態保護-多種小波基實時處理多路采樣值林偉 （linwei_jinan）摘要：設計了一個小波系數計算模塊，提供8個數據通道，分別采用8種不同的小波基，各通道同時對7路采樣值進行2級Mallat分解，輸出8x7x2路小波系數，仿真驗證了運算的正確性、數據處理速度的優勢。為繼電保護算法設計師提供了一種具體的、可驗證的、可直接使用的技術手段，用實例證明了FPGA可以用于比較復雜的數據分析、可以承擔繼電保護裝置的核心運算任務。為運用此類模塊開發繼電保護新算法提供了策略上的建議。關鍵詞：繼電保護、暫態保護、FPGA、小波分析、M

2、allat算法1 引言眾所周知，在電力暫態信號分析中，目前小波基的選擇還沒有統一的理論模型1，實際應用中主要通過用小波分析方法處理信號的結果與理論結果、現場運行結果的誤差來判定小波基的好壞、選擇小波基。由于各種小波基在多個考量維度上各有優劣，所以，在硬件運算能力受限的前提下，繼電保護算法設計師必須面對如何在各種參數之間取舍的問題。筆者曾經提出“以硬件資源換性能”的理念2。針對上述問題，如果基于此理念、充分利用FPGA豐富的并行運算硬件資源進行算法冗余，用M種小波基對N路高速采樣值進行多分辨率實時分析，獲取U階輸出的MxN路小波系數，然后結合電力系統故障分析理論，對其進行綜合運用、生成動作信號，

3、這類動作信號在可靠性、選擇性、靈敏性方面將很可能優于基于單一小波基運算得到的動作信號；并且，在快速性方面，也必將因為FPGA的運算速度優勢而領先以DSP為核心生成的動作信號。本文述及的工作是由筆者設計、仿真驗證的一個實現2階輸出的8x7路小波系數計算的模塊，以證明上述基礎思路在實現手段上的可行性、能達到的運算速度，為繼電保護算法設計師提供了一種具體的、可驗證的、可直接使用的技術手段，協助其拓展保護算法研究的思路；同時，用實例證明了FPGA作為性能優異的運算引擎，可以用于比較復雜的數據分析、可以承擔繼電保護裝置的核心運算任務；進而，期待以此使部分業內專家消除對FPGA技術的疑慮，促進更多資源投入

4、到這一充滿創新機會的領域。2 模塊的總體結構本模塊是參考文獻2“圖2 保護算法模塊的基本架構”中的“特征量計算子模塊”的一部分，總體結構如圖1所示。圖1 8x7路2階Mallat分解小波分析模塊總體結構圖中，7塊數據緩沖區中各存儲有1路待處理采樣值（N=7），順序輸出各自存儲的采樣值數據到8個并行運行的小波運算子模塊（M=8）。每個小波運算子模塊采用1種特定的小波基，依據Mallat算法1，對收到的7路采樣值進行2級分解（U=2）。整個模塊最后輸出8x7x2路小波系數。3 小波運算子模塊的關鍵參數、相關的考慮3.1 小波基的選取在8個小波運算子模塊中共采用了基于MATLAB生成的8種小波基，分

5、別為db5、db20、db45、sym37、coif5、meyer、bior6.8、rbio6.8（以MATLAB中的函數參數命名）。選取這些小波基是出于以下考慮：db5是眾多相關文獻采用的小波基，db45是被廣泛討論的dbN類別下MATLAB能產生的最高階小波基，db20是兩者中間過渡階數的小波基，sym37、coif5、bior6.8、rbio6.8都是在各自類別下MATLAB 能產生的最高階小波基，meyer小波只有一種階數，卻是這8種小波基中階數最高的。可見，這里選取了MATLAB能產生的所有種類的小波基，以盡量體現各種小波基在信號特征提取方面的特點。并且，盡可能選擇高階小波基 - 從

6、算法實現角度來看，基于高階濾波器的方案能實現，低階的更不在話下。同時，充分展示FPGA在高速并行運算中的優異性能。3.2 FIR濾波器的設計參數Mallat算法的主要組元 - FIR濾波器由Xilinx公司的集成開發軟件ISE 14.5利用FPGA芯片提供的可配置的基礎DSP硬核、片內RAM塊、邏輯資源、連線資源生成，需調用其提供的用于生成FIR濾波器的IP核。由于需要處理7路采樣值，所以調用IP時設置FIR輸入的運算數據通道數為7；由于設計的原始數據采樣頻率為500kHz且設置FIR工作在降頻輸出模式（這正是圖1中沒有畫出下采樣處理環節的原因），所以調用IP時設置的第1級輸入/輸出數據速率為

7、500kHz/250kHz、第2級為250kHz/125kHz。濾波系數位寬為16，第1級濾波器輸入/輸出數據位寬分別為32/48，第2級濾波器輸入/輸出數據位寬分別為48/48。驅動整個模塊運行的時鐘主頻為200MHz。4 仿真驗證4.1 仿真數據源的設計待分析的數據源為帶間斷點的高頻正弦波離散采樣值序列，數據量為1024個32位二進制補碼數，存儲在圖1所示的7塊獨立的片內緩沖區中。間斷點出現在采樣值序列中的第750、550、350點的位置，以各個位置是否有間斷點作為“1”、“0”，按照二進制編碼方式形成17種編碼，以直觀區分、代指7路輸入采樣值：Ua、Ub、Uc、Ia、Ib、Ic、Uo。各

8、間斷點均為第二類間斷點（對應于500kHz采樣頻率，信號波動頻率在2.5kHz、5kHz之間切換），圖2給出了Uo（111）的波形作為示例。圖2 仿真數據源波形示例：Uo（“間斷點編碼”為111）4.2 仿真仿真工具采用ISE中提供的ISim仿真器。編寫簡單的測試模塊，從外部向本模塊提供時鐘信號、運算啟動信號，以模擬實際裝置中外部環境對本模塊的施加的基本驅動信號。仿真過程中，調用仿真器支持的系統函數對所關注的信號進行打印。在仿真模式下模塊的工作過程（請參考圖1給出的結構圖）：收到運算啟動信號后，小波運算子模塊1依次讀取7塊待處理數據緩沖區中存儲的第1個數據，每次讀出的緩沖區n（n=1、2、7）

9、的數據同時送入8個處理通道的數據輸入口，然后是各緩沖區的第2個數據、第3個數據.。各通道的輸出數據流在一定延遲（與階數有關）后出現在第1層分解的輸出口，將各通道中的高通FIR輸出數據流送到模塊的輸出端口，將低通FIR輸出數據流送入第2層分解的高通FIR輸入端口；若干個數據的延遲后，在其輸出端口得到第2層分解的結果。4.3 仿真結果用系統函數將第1、2層分解的結果打印出來，導入Excel表格，顯示其波形，得到8（種小波基）x7（種采樣值）組波形，每組包括采樣值原始波形、第1級分解得到的小波系數、第2級分解得到的小波系數。限于篇幅，此處僅提供了兩組小波分析結果。如圖3、4所示。圖3 文中8種小波基

10、對Uo（“間斷點編碼”為111）進行第1級Mallat分解得到的小波系數波形圖4 文中7路輸入采樣值（以間斷點編碼進行區分）經由meyer小波第2級Mallat分解得到的小波系數波形5 模塊運算速度、芯片資源占用情況圖5、6為仿真波形截圖。如圖所示，每次讀取7個緩沖區各1個數據并全部輸入通道的時間間隔是2us，即采樣頻率為500kHz。對于階數最多的meyer小波基，第2層分解的第1個有效數據輸出是在628us時刻。所以，即使是采用階數最多的小波基，完成7路采樣值處理的耗時也在500us以內，而由于8個通道是完全并行運行的，因此完成8x7x2路數據處理的耗時也在500us以內。圖5 測量采樣頻

11、率的仿真波形截圖圖6 測量小波變換運算延遲的仿真波形截圖由于不能獲得以DSP為核心的小波分析運算速度指標，所以筆者無法進行橫向比較。曾經用DSP實現小波分析的讀者請參照所采用的小波基的種類數（M）、所處理采樣值的路數（N）、Mallat分解的階數（U）、所選小波基對應的FIR濾波器階數、最終實現的運算速度自行加以對比。在ISE環境下對本模塊進行綜合、布局、布線，在采用Xilinx的中等性能產品系列中速度最慢、運算資源最少的芯片kc7k70t-3fbg676的情況下，最終得到的結果是可以運行在200MHz以上，滿足3.2節中調用IP時的要求。片內主要硬件資源的占用比例：Slice Registe

12、rs，15%；Slice LUTs，27%；occupied Slices，40%；RAM塊，32%；DSP硬核，30% 。必須指出的是，本文所做工作的目的在于驗證可行性、性能優勢，而非尋找最優解。后續參與此方向研究的專家，尤其是經驗更豐富的FPGA應用研發設計師，在保護算法設計師提供的約束條件的協助下，應該能找到性能、成本更趨近于最優解的具體實施方案。6 對繼電保護算法研究的建議以本文提供的模塊為技術基礎，建議考慮設計基于如下策略的繼電保護原始算法：策略1（繼承+發展）：基于電力系統故障分析，在傳統的基于單小波基Mallat分解所作出判斷（通常基于模極大值越限）的基礎上，簡單復制、擴展為多種

13、小波基運算（1 - M），然后利用各路已有的原本用于生成動作信號的判斷結果（處理相同的多路采樣值集合、采用不同的小波基）進行綜合判斷，例如條件約束、加權求和+門限判斷、邏輯組合、基于歷史數據及歷史特征量的約束等，形成最終的單一判斷結果，以此為根據生成動作信號。策略2（原始創新）：基于電力系統故障分析，直接利用上述MxN路的U階Mallat分解得到的MxNxU路小波系數進行特征量提取（不局限于模極大值）、綜合判斷，例如條件約束、加權（可考慮采用由模極大值以外的特征量決定的正、負權重）求和+門限判斷、邏輯組合、基于歷史數據及歷史特征量的約束等，形成最終的單一判斷結果，以此為根據生成動作信號。在實現

14、這兩類策略的過程中，基于“以硬件資源換性能”的理念2，FPGA強大的運算能力將成為具有決定性的技術基礎。7 結語本文為繼電保護算法研究人員提供了一個具體的、可驗證的、可直接使用的功能模塊。以此為基礎，證明了FPGA可以用于比較復雜的數據分析、可以承擔繼電保護裝置的核心運算任務。自此而后，對FPGA技術有思想顧慮的業內專家可以不必再擔心其技術適用性。在此引用敝文以FPGA為核心實現繼電保護裝置的片內系統架構及保護算法實現策略結語部分的內容2：“以FPGA為核心實現繼電保護裝置，將CPU、DSP架構下的運算能力天花板抬升到了前所未有的高度，為各種新算法的開發、實現提供了堅實的基礎。采取以硬件資源換性能的策略提高保護裝置的性能，需要各方面技術人員的通力協作，尤其需要保護算法設計師在設計理念上進行一定程度的調整，需要電力系統故障分析師、保護算法設計師、FPGA應用研發設計師、PCB設計師密切配合，甚至可能需要借鑒大型機系統架構設計師的經驗，需要多方協作進行大量的理論探索、算法研究、實踐驗證，不可能一蹴而就。事實上，這個過程在技術上必將是困難重重、成本高昂的。而且，由于其將在很大程度上改變繼電