1、1/ 3現代 CMOS 電路的噪聲問題及其抗噪聲優化設計電路優化設計摘?要現代 CMOS 電路具有規模大、特征尺寸小的特點，電路中的噪聲問題 也更加凸顯了出來。本文主要從現代 CMOS 電路的發展基本情況出發，分析噪 聲產生的原因，并且結合現有技術，探討針對現代 CMOS 電路的抗噪聲優化設 計方案，以達到降低和抗噪聲的目的。關鍵詞 CMOS 電路；噪聲問題；抗噪聲優化設計TN432 A 1673-9671-(xx)071-0183-011 CMOS 電路及其噪聲硅半導體的 CMOS 電路技術因為其容易大規模集成的特點，及其自身的性 價比優勢和日漸成熟的技術和工藝，得到了廣泛的應用，并且在今后

2、相當長的 一段時間內在規模集成電路中將會占據主導地位。隨著個人數字系統、通訊終端的不斷發展， CMOS 不斷向著高密度、高速率 的方向發展。但與此同時，現代 CMO 系統內部的器件尺寸不斷縮小，集成密度 擴大，各個金屬線之間的間隔縮短，因噪聲干擾或電路跳變過程中產生的毛刺 都有可能使數字電路出現邏輯故障。因此要盡可能減少噪聲，提高系統穩定性 和準確性。CMOS的噪聲影響到電路系統的穩定性，近幾年來對抗噪聲的研究設 計也層出不窮。筆者將在下文中對現代 CMOS 電路的抗噪聲優化設計做出詳細 的闡述。2 現代 CMOS 電路的抗噪聲優化設計 在本次設計研究中，筆者以動態電路噪聲問題、同步開關噪聲問

3、題以及襯 底噪聲問題為主要研究對象，針對這幾種 CMOS 中常出現的噪聲問題展開分 析。2.1 深亞微米 CMOS 抗噪聲動態電路設計靜態電路本身具有相對較好的抗噪聲特性，但是其具有低速、高耗能的缺 點，因此在電路的關鍵部分，還需要動態電路來提高線路的整體性能，尤其是提高速率和降低能耗。伴隨著深亞微米工藝水平的發展，器件的尺寸更進一步 減小，密度增大，這對動態電路的抗噪聲性提出了更大的挑戰。2/ 3動態電路中的噪聲源主要包括了電源噪聲、節點噪聲、串繞噪聲等。改善 動態電路的抗噪聲性能其中一個方法便是提高邏輯門的閥值電壓。但是提高閥 值電壓就會降低電路的速度，提高功耗，削弱了動態電路的優勢，因此

4、在優化 方案的設計中減少噪聲是目標，但是也不能讓電路的其他性能遭到過分損害。 針對動態電路，筆者認為可以利用鏡像 NMOS 網絡來構建具有高能量效率的抗 噪聲電路。設計圖如圖 1 所示。由圖可見，鏡像抗噪聲動態線路需要兩個相同的NMOS 求值網絡，附加NMOS 管 M3，其工作原理大致為：預充電階段時，時鐘信號將 M1 打開，將輸出電壓 Vout 充電達到最高水平，Vx 的電壓達到 VDD-Vm另外由于晶體管體效應，頂端的 NMOS 網絡的開關閥值電壓相對應增加， 從而達到了改善動態電路抗噪聲性能的目的。2.2 同步開關噪聲優化設計由于深亞微米電路規模的不斷增大，電路系統的中門電路翻轉頻率逐漸

5、提 高，再加上電源電壓的降低， 低電平電壓的開關噪聲突顯粗來， 影響了數字電 路的穩定性。同步開關噪聲主要由帶有大負載電容的I/O 緩沖器開關和內部電路的開關這兩種開關引起地 “跳動”。集成電路的高速高密度化發展使得與 I/O 輸出緩沖器相聯的電源和地上出現 大量的噪聲。其次從內部電路開關噪聲來看，要提高同步開關的抗噪聲性能， 首先需要減小電感，主要辦法是通過特殊的地線 PAD,將其與襯底直接相離并 且連接到地平面上；其次是減小恒定電流，通過恒流電壓轉換器利用鏡像電流 源提供恒定的電流。噪聲控制的結構方案主要有三種，一是采用局部倒相器數 據總線結構，一般情況下，當所有總線同時開關時，理想情況下

6、是一半是 0 一 半是 1,上拉下拉開關電流由旁路電容供給，從而使得較少的AC 電流通過電源和地線上的電感，最終達到減小電壓跳動的目的。二是采用時鐘偏移化方案，其規則大致與動態電路相同，避免所有時鐘在同一時刻內開關，減小電壓跳 動。2.3 襯底噪聲加固設計3/ 3伴隨著硅器件技術的飛速發展，電路的整體構造和設計變得愈加復雜，在 SOC中也已經實現了混合技術，并且將模擬數字集成在了統一襯底上。但隨著 數字時鐘頻率的不斷上升，復雜性進一步提高，電路系統中工藝器件和單元面 積的縮小，集成電路設計中的襯底噪聲問題的解決成為了設計中的難點和重 點。 I/O 緩沖器開關以及內部羅繼電器的開關也是引起襯底噪

7、聲的主要噪聲源，另外電離電流也是引起襯底噪聲的原因之一。襯底噪聲的優化方法主要有四 種：一是保護環，保護環是指 IC 設計中防止襯底噪聲常用的方法，其工作原理 是指在敏感器件周圍形成法拉第隔離，使得敏感器件受到保護，減少襯底噪聲 對其造成的干擾；二是 N 阱溝，主要是指可用于噪聲電路和敏感電路之間，阻 止襯底電流的襯底表面流動；三是較小電源跳動；四是平面布局的方法，在空 間電路布局時充分考慮減小襯底噪聲的耦合效應。綜上所述，隨著電路規模的逐漸擴大，現代 CMOS 電路的抗噪聲優化設計 成為了當前電路設計的重點和關鍵。本文主要針對動態電路的抗噪聲性能以及 同步開關噪聲優化設計和襯底噪聲加固設計做了詳細闡述，相信隨著電路技術 的飛速發展，CMOS 的抗噪聲優化設計會日漸完善。1 陳曦，莊奕琪,羅宏偉，胡凈，韓孝勇深亞微米 CMOS IC 抗噪聲 ESD 保護電路 的設計J.微電子學,xx,05.2 黃曉華