1、3D封裝通孔集成工藝整裝待發消費電 鬥發布時間：2007-12-06 18:45:28消費類電子產品持續向更小、便攜化和多功能的趨勢發展°如今大多數便攜式產品已具有語音通訊、互聯 網.電子、視頻.MP3、GPS等功能。這些產品的設汁人員所面臨的挑戰是如何能繼續保持這一發展勢頭. 使得新一代的器件能比前一代產品的尺寸更小、同時擁有更筍.更強的功能。半導體業界正在這一領域努 力，希望在進一步提尚器件功能的同時，獲得更小尺寸的器件封裝結構同時又能維持、甚至降低器件的 整體成木。3D封裝的驅動力以下三個關鍵要素正成為推動消費類電子產品設計改進的主導因素，它們同樣也在驅動3D封裝技術的發 展。

2、CMOS. MEMS. Flash.光器件等）更小的尺寸可以在給定封裝面積和體枳的 條件下増加芯片的封裝密度更低的成木三維集成與傳統方法在成木上的比較是最近研究的熱點。然而.人們普遍認為實現三維集 成的成木婆比對芯片進行持續縮小的工程成木要低1。促進3D封裝發展的一個原因是3D封裝中各元件間在互連上的優勢。在用芯片并列放辻的封裝方式時.目 前所用的互連技術是在焊區間使用引線鍵合的方法。然而隨著芯片尺寸的縮小.引線鍵合方法受到了空間 的限制，這主要是由于鍵合引線數雖和密度，或是重疊式芯片制造而引起的。而鍵合引線的密度也會導致 傳輸上的干擾和電子寄生。作為引線鍵合的一種替代技術，形成穿透硅圓片的通

3、孔結構可以大大縮短互連的距離.從而消除了芯片疊 層在數址上的限制。這種采用直接互連的方法能提祐器件的工作速度.該技術方法通常被稱作為硅片貫穿 孔（TSV技術，使得芯片的三維疊層能在更廣的領域中得到應用。先通孔或后通孔硅片貫穿孔TSV對于3D-IC的制造匸藝而言至關重要。俗稱的“先通孔”技術是在最初的硅襯底上先形成通 孔，即在前道制造匸藝的有源層形成前就先形成通孔。在后道工藝所有器件的工藝完成之后再制作通孔. 就彼稱為“后通孔后通孔TSV還可以細分為兩類：一是在后道工藝完成之后就直接在惻片上制作TSV,或者是在圓片減簿、 劃片（通常使用絕緣載體膜）之后再制作TSV。無論采用何種TSV的制作方法都

4、需要合適的通孔制造I：藝，為后續的淀積和電鍍工藝（用以實現電互連） 打下基礎。用于通孔制造的設備需要具有商的生產效率（高產能和正常運行時間）以獲得最低的設備擁 有成本（CoO） o目前一般的硅片貫穿孔TSV的寬度為5-100pm,深度為50-300pma因此深寬比的XI羽為3:M0:11o圖 1顯示使用Aviza技術在硅片貫穿孔TSV刻蝕的實例。圖1狂片貫穿孔TSV刻性的實別通孔剖而所需的形狀由此封裝設訃上的通孔密度和后續采用的淀積工藝決定。早期TSV的制造匸藝使用的 是剖面傾角約為60。的淺通孔.該丄藝在某些光學成像器件中依然在使用。但是隨著進行3D90。剖而傾角大于90啲內傾型通孔結構由干

5、在氧化鎘層，電鍍前沉積和后續淀枳I：藝中有可能產生由臺階殺 蓋性問題.一般已不被人們所接受。下面我們將會介紹一種硅片貫穿孔TSV的匸藝集成解決方案.使形成 的TVS剖面形狀可以滿足后續淀積匸藝的婆求。數據表明.即使是對干內傾空通孔結構，也依然可尋找到 進行淀積工藝的解決辦法。Bosch式深度反應離子刻蝕(Deep Reactive Ion Etch, DRIE)工藝是一種能夠應對刻蝕TSV挑戰的工藝. 它能實現垂直剖面形貌的刻蝕在縱寬比方面的要求.而其商刻蝕速率更使它具有尚的產能和相對比較低的 制造成木。通孔刻蝕Bosch式DRIE丄藝已經在MEMS制造過程中使用f箏年2,該工藝幾乎已經成為

6、MEMS刻蝕的同義 詞，也是MEMS制造深硅刻蝕結構的一種成熟方法。Bosch式DRIE匸藝也正在變成3D通孔制造的主流 工藝.在刻蝕MEMS深槽結構中獲得的大址經驗被成功地移植到TSV結構的刻蝕工藝中。對于深度超過20pm垂直剖而通孔的刻蝕.Bosch式DRIE是最佳匸藝.它可以獲得良好的控制。它基于 等離子刻蝕的匸藝技術.采用交替重復進行硅各向同性刻蝕和聚合物淀積I：TSV來說.后續的匸藝是進行淀積 和電鍍工藝填充通孔cAviza的DRIE模塊能夠提供高濃度的反應氛原子和聚合物淀積時所需的反應氣體。所用的匸藝氣體從陶瓷 鐘罩的頂部引入，使用磁渦輪泵來將反應后的氣體抽除。射頻RF透過陶瓷鐘罩

7、耦合產生等離子體，我們 對射頻RF耦合的效率進行了電磁場優化。采用了一個帶有液氫背冷卻的靜電硅片夾持盤(electro-static Chuck, ESC)來控制圓片的溫度。靜電夾持盤(ESC)接有獨立的射頻RF源，用來増強離子對圓片的 轟擊效果，圖2為該設備的示總圖。圖2AWza硅深孫刻蝕的等離子源示意圖通孔形成工藝的集成在采用Bosch式的DRIE工藝形成了硅片貫穿孔TSV后，下一步需婆在通孔上形成電互連。首先.要沿著 通孔邊墻生長一個絕緣的襯里氣化層來防止漏電（見圖3）,然后將通孔底部的氧化層刻蝕去除以開出接 觸窗口，再淀枳金屈陰擋層（一般是TiN或TaN,見圖5）以防止導體金屈（Cu）

8、擴散到硅中，然后再淀 積銅的“籽晶”層為后續的電鍍工藝做好準備。圖3氧化層在DRIE刻蝕形成的扇貝狀邊埴上的合階覆蓋性硅片貫穿孔TSV制造者中存在一個普遍的想法.即希望一個設備供應商就能提供所有的關鍵匸藝（包括通 孔的刻蝕、氧化物的淀枳/刻蝕、阻擋層和籽晶層的淀積）.這樣就能為通孔的制作提供一整套匸藝集成化 的解決方案。經工藝集成的硅片貫穿孔TSV工藝的優點是每個單獨的工藝步驟能與下一個匸藝步驟很好地 兼容.大部分的TSV制適者都重視一個譏項工藝步驟間能很好地相互匹配的制程。隨普刻蝕速率的増加.邊墻扇貝狀的尺寸也會隨之増加。對于氧化物淀積而言PVD淀積的要求。在氧化層上用PVD淀積的Ta層對于

9、后通孔匸藝來說.硅片溫度的典空值嬰低于250C.所以在溫度上有限制。氧化物的淀積溫度一般為 200C,由于該溫度已足夠低因此該工藝將不會影響到已形成的有源湍件結構（圖5） °但在低溫條件下 進行CVD工藝處理時，關惟的一點就是能否在邊墻上保持良好的臺階殺蓋性。圖5采用PUD薄腰的再酒射來實現扇貝狀邊堪的均勻覆蓋雖然通孔的寬度相對較寬，但是它們的深寬比依然可以很大，此時就嬰求金屬淀枳工藝能夠在通孔的底部 和邊墻的下部都能有合適的臺階覆蓋。離子化PVD匸藝能使金屬順利到達通孔的底部和底角處，同時對邊 墻區域又能具有足夠高的淀枳速率和良好的臺階覆蓋。由于采用DRIE刻蝕工藝制作的TSV其邊

10、墻呈扇貝狀因此隨后的PVD工藝必須能夠適應這樣的邊墻形 貌。通過對通孔底部和扇貝狀邊墻上的材料進行再濺射.就可以保證在整個扇貝狀邊墻長度上都具有很好 的淀枳層覆蓋.這就確保了所淀積的薄膜在整個通孔深度上都有良好的黴蓋性（圖5。根據所采用的3D技術的不同.對通孔底部的氧化層進行刻蝕開窗也會是必要的工藝步驟。可以采用氧化 物刻蝕藝來去除通孔底部的所有氧化層，但同時又得保持在邊墻上的氣化層具有良好的覆蓋（圖6） o圖6通孔底部氧化層的刻蝕圖7是一個所制作通孔的照片，它使用了集成化的匸藝技術來進行通孔的刻蝕、淀積并由第三方進行J' 電鍍。可以看到在整個電鍍通孔中不存在任何的空洞。在用于初期研發

11、以及試樣/小規模生產的制造環境中.集成化TSV匸藝的理想制造方案是能在單一的設備 中實現所有三種關鍵匸藝步腺：TSV的刻蝕、CVD襯里氧化層的淀積/刻蝕以及PVD Cu籽晶層的淀積。 這種方案所具有的獨特優點是可以大幅度地減少TSV的匸藝時間。圖7電銀后13pmx 130pm的通孔照片（CubicWa伽公司提供X以上三個單元丄藝集成在一部設備上，與三個獨立的矗元工藝設備相比，它將明顯減小設備的占地面積。 單一設備的安裝可降低成木和減小對淸潔區的干擾使得開始進行圓片生產到完丄的時間大為提前。TSV制造的生產/生產效率成木伙I素是采用TSV進行3D平均溝洗時問（MITC）V6小時沐決平均間筋時間（

12、MTHC >>250 KFd' 時設備正常運行時問工藝摸決>9<1%用于TSV的DRIE設備的生產效率項目典型眩陡在TSV的刻蝕過程中，刻蝕反應室的內壁會淀積氛碳聚合物，在刻蝕處理圓片的間隙進行無圓片的等離子 淸洗丄藝可減少反應室內壁上的淀積物，從而延長了再次進行濕法清洗的時間。對每片晶圓來說，無晶圓 淸洗工藝能提供可重復的工藝環境。CVD生產工藝的關鍵點是臺階覆蓋性。如能在邊墻上實現優良的臺階覆蓋就能減少整個淀枳材料的數氐 這樣就能縮短整個淀積所需的時間，還可減少無晶闘清洗的次數.從而提商生產效率，還可延長再次需要 進行機械濕法淸洗的時間。在需婆進行于匸濕法清洗時.重要的是使系統能恢復到生產狀態的時間嬰盡可能的短。在深硅刻蝕設備中. CVD模塊的反應室中也采用了遮擋片，它可以進行及時的更換.換下后將它進行離線淸洗。離子化PVD匸藝在TSV阻擋層和籽晶層淀積中有明顯的優點。然而.對于離子化PVD的反應產物（如 TaN和TiN阻擋層）而言.由于濺射耙上的電斥偏覧 離子會在耙材上.特別在其邊緣位宜發生再淀積。 再淀積的材料隨時間進行堆積，最終會剝落而導致顆粒沾污。解決這個問題的方法