1、.2.4 GHz CMOS AB類功率放大器及高Q值電感2.4GHZ CMOS CLASS AB POWER AMPL;IFIER AND HIGH Q INDUCTORIC 編號: S35-90c-26指導(dǎo)教授：江逸群 長庚大學(xué)電子系副教授 電話：(03) 3283016 ext 5787 E-mail:.tw設(shè)計者：謝慶彥碩士班研究生 電話： (03) 3283016 ext 5715 E-mail:jackyyyy:一、中文摘要(及關(guān)鍵字)本設(shè)計是使用中央大學(xué)詹益仁教授所率領(lǐng)的固態(tài)電路實(shí)驗(yàn)室所發(fā)展之CMOS RF電晶體作為我們設(shè)計2.4GHz RF

2、放大器之設(shè)計。 Abstract: CMOS RF transistor developed by Prof. Y.J., Chan from Solid State Lab, NCU, has been used for designing a 2.4GHz RF amplifier.Keyword: CMOS RFIC, PA, RF amplifier. 二、計畫緣由與目的在現(xiàn)在通訊事業(yè)的發(fā)展下，為了降低成本以及在縮小面積的考量下，漸漸的很多的射頻電路都朝向單晶片化的發(fā)展（MMIC），而在這樣的前提下，漸漸的被動元件也因此而設(shè)計到晶片上，然而由於晶圓本身?xiàng)l件上的限制，所以在設(shè)計電路時，並

3、無法滿足其所要求的電路特性，其中主要的原因之一便是無法設(shè)計一高Q值的電感進(jìn)而影響電路的整體效能。我們利用中央大學(xué)固態(tài)電路實(shí)驗(yàn)室所發(fā)展之CMOS RF 電晶體模型及先前本實(shí)驗(yàn)室之電感，用做設(shè)計MMIC RF放大器電路上。 三、研究方法與成果 3-1設(shè)計原理與方法PA放大器部分:使用中央大學(xué)之nmos 200um BSIM3 model並接成800um input match ,同時將drain端儘量拉大,以增加其電流流量.3-2電路架構(gòu)以及模擬結(jié)果圖1: 2.4GHz 放大器之電路設(shè)計圖圖2 PAE ,PO2,TG21之simulate result3-3: 電路之佈局圖圖3.PA之layout

4、佈局圖四、預(yù)計規(guī)格與量測結(jié)果圖4.預(yù)計規(guī)格表simulatemeasureP1db(dbm)82Gain()db)43.76efficiency2210Max power(dbm)164圖5 RF放大器之S11 (-18dB)2.16ghz圖6: RF放大器之S22 (-15dB)2.4ghz圖7 RF放大器之S21 (-18dB)2.16ghz表8.輸出輸入power圖輸入(dbm)模擬輸出(dbm)量測輸出(dbm)-20-14-16-10-6-50632545115-à量測結(jié)果p1db=2dbm五、結(jié)論與討論RF放大器部份:經(jīng)量測結(jié)果顯示，我們可以發(fā)現(xiàn)到: S11 和S22值都

5、相當(dāng)接近.唯獨(dú)S21值是 3.76DB與原先設(shè)計的6dB不合.且P1DB點(diǎn)已經(jīng)掉到2dbm,與原先設(shè)計的10dbm 相差太大.我們懷疑這可能是中央RF的model在大訊號時並不正確.也有可能是CMOS本身能力的特性在800UM時就是如此. 經(jīng)查過許多paper後發(fā)現(xiàn)均將NMOS channel width設(shè)計的很長.以增大功率,降低電阻值. 因此下次下線時,應(yīng)將layout size拉大.六、參考文獻(xiàn)References:Microwave transistor Amplifiers Analysis and Design 1. Guillermo Gonzalez ,1984 by Pren

6、tice Hall,Inc2. Senerade 8.5 Document Help 3. 中央大學(xué) The spiral Inductor Models發(fā)表會 2000.5.20 郭晉瑋4. RF Power Amplifiers for wireless Communications Steve C.Cripps 1999Artech House* Chip Features CAD Tools * CKT name : amppa (設(shè)計名稱)HSPICETechnology : 0.35um CMOS 1P4M (使用製程) OPUSPackage : DIEChip Size : 2.6 x 2.9 mm2 (晶片面積；mm2)Transistor/Gate Count : 12(電晶體/邏輯閘數(shù))Power Dissipation : 6mW (功率消耗；