1、電子技術課程設計 四路彩燈控制器設計與制作 學院: 電子信息工程學院 專業、班級： 姓名： 學號： 指導教師： 2011年12月目錄一設計任務與要求（2）二總體框圖（3）三選擇器件（5）四功能模塊（11）五總體設計電路 (14)六課程設計心得 (16)四路彩燈控制器設計與制作一、設計任務與要求 設計一個循環可預置序列發生器，并用一控制彩燈的循環顯示。不同的預置產生不同的效果。 實現循環序列發生器和彩燈控制電路，使得彩燈按一定的規律循環顯示。假定循環規律為：L1L8的狀態是00001111（0表示滅，1表示亮），每隔一秒燈L1L8的狀態依次循環一位，即：L1L2L8L7L6L5L4L3 設計控制

2、電路，可自動預置4種不同的初狀態，每隔64秒改變一種，并在這四種初狀態循環，使得彩燈定時改變顯示的效果，假定四種不同的初狀態為：00001111，00010001，00110011，01110111二、總體框圖 時鐘信號發生電路循環序列發生器預置控制電路彩燈控制電路 時鐘信號發生電路部分：振蕩器有多種振蕩器電路，其中（a）圖為CMOS非門構成的振蕩器，（b）圖為石英晶體構成的振蕩器，（c）圖為555構成的多諧振蕩器。 CMOS非門構成的振蕩器的振蕩周期T=1.4RC，555構成的振蕩器的振蕩周期T=0.7（R1+2R2）C。我最終還是選擇了555構成的振蕩器，因為555使用起來方便、簡單。通過

3、調節R1，R2和C1的大小調節振蕩頻率以達到1HZ的秒鐘連續脈沖圖1 CMOS非門構成的振蕩器（a）圖2石英晶體振蕩器（b）圖3 由555定時器構成的多諧振蕩器 循環序列發生器部分： 3個74LS163構成循環序列發生器部分，由于是64秒改變一種狀態，所以用二片74LS163組成一個64位加法計數器（按164進行把2個74LS163組裝計數器），每循環一次64位產生一個進位輸入到第三個74LS163，第三個74LS163是一個4位加法計數器，并通過它來控制預置控制電路中的4個73LS373的使能端，從而決定輸入的每種初態。詳細的控制辦法是：讓第三個74LS16的輸出00分別通過一個非門變成11

4、再和頭2個74LS163的進位一起通過一個三輸入與非門變成低電平0加到初態為00001111的74LS373的使能端，這樣就可以使器導通。當前面的64位計數器在來一個進位時，00變成01，這樣讓1的那個輸出端通過一個非門，然后和0的端口以及剛才的進位一起通過個與非門，是輸出為0 節到初態為00010001的第二個74LS373的使能端，讓其導通。再次過64秒后，計數器產生一個進位使第三個74LS373輸出為10，讓1的端口通過一個非門，然后把它和0的端口以及進位信號一起輸送到一個三輸入與非門，使之輸出為0 接到初態為00110011的第三個74LS373的使能端讓其工作。最后在完成一次64位的

5、計數，產生一個進位，使之變成11，把他們都風別通過一個非門，然后在和進位信號一起通過一個三輸入的與非門，并把它的輸出0接到滴4個初態為01110111的74LS373的使能端，使其工作。由于第三個的74LS373是一個4位加法計數器，所以當到了11時自己又自動返回到00，加法器完成一個64計數，就產生一個進位，00又變為01。依次往復循環。預置控制電路部分：4個74LS373構成預置控制電路部分，因為存在4種不同的初態，考慮到74LS373的高阻態而且它擁有8個輸出端正好符合要求，所以我們可以把這4種初態預先寄存在此。由于使能端關閉時74LS373的輸出是呈現高阻態所以可以把他們的輸出端直接相

6、互連在一起然后分別送至2個74LS194移位寄存器的輸入端。把四個74LS373的Q1都連在一起放到第一個74LS194的第一個輸入端，然后把四個74LS373的Q2都連在一起放到第一個74LS194的第二個輸入端，依次放置，直道把四個74LS373的Q8連在一起放到第二個74LS194的第四個輸入端。除此之外，我們還應把所存信號始終至于高電平。就可以保證當使能信號一存在就可以輸出一開始就寄存在器件里的數據。彩燈控制電路部分：2個74LS194構成彩燈控制電路的主電路，8個彩燈分別接在2個的輸出端，考慮到題目要求8種狀態是右移的，我們只需把每個的SR端和Q3端相連即可實現右移。由于當S0S1是

7、11時置數，S0S1是10時實現右移，所以我們可以把64位加法計數器部分產生的進位作為S1的輸入信號送給S1，于是當產生一個進位時，74LS373輸出的狀態就可以順利的置入雙向移位寄存器74LS194內，當這個脈沖過來后時，S1又變為0，于是就可以實現右移了。以上所有的期間的脈沖信號都是同一個脈沖信號，均由555定時器來產生，以保證同步。三、選擇器件 本次課程設計所用器件如表一： 型號名稱數目74LS194雙向移位寄存器274LS163十六進制加法計數器374LS373數據寄存器474LS04非門374LS12三輸入與非門474LS08與門174LS00與非門1555定時器脈沖信號發生器11）

8、74LS194移位寄存器 圖4 引腳排列其中D0,D1,D2,D3為并行輸出端；SR為右移串行輸入端，SL為左移串行輸入端；S1,S0為操作模式控制端；CP為時鐘脈沖輸入端。圖五 功能表圖六 內部原理圖 2）74LS163計數器 它是同步十六進制加法記數器，當LOAD端輸入底電平時處于預置數狀態，D0、D1、D2、D3的數據將會在CP上升沿到達時被置入Q0、Q1、Q2、Q3中，它的預置數是同步的。下圖是74LS163的引腳分配圖，圖中LD為預置數控制端，D0-D3為數據輸入端，C為進位輸出端，RC為異步置零端，Q0-Q3位數據輸出端，EP和ET為工作狀態控制端。163 的清除是同步的。當清除端

9、CLEAR為低電平時，在時鐘端（CLK）上升沿作用下，才可完成清除功能。 163 的預置是同步的。當置入控制端LOAD為低電平時，在CLK上升沿作用下，輸出端（QA-QD）與數據輸入端（AB）相一致。當CLK由低至高跳變或跳變前，如果計數控制端（ENP、ENT）為高電平，則LOAD應避免由低至高電平的跳變.圖七 74LS163引腳圖圖八 74LS163功能表163 的計數是同步的，靠CLK同時加在 4 個觸發器上而實現。當ENP和ENT均為高電平時，在CLK上升沿作用下QA-QD同時變化，從而消除了異步計數器中出現的計數尖峰。163 有超前進位功能。當計數溢出時，進位端（RCO）輸出一個高電平

10、脈沖，其寬度為 Q0 的高電平部分。 在不外加門電路的情況下，可級聯成 N位同步計數器。 在CLK出現前，即使ENP、ENT、CLEAR發生變化，電路的功能也不受影響。3)74LS373寄存器74LS373是八D鎖存器(3S,鎖存允許輸入有回環特性) ，常應用在地址鎖存及輸出口的擴展中。74LS373內有8個相同的D型(三態同相)鎖存器，由兩個控制端(11腳G或EN；1腳OUT、CONT、OE)控制。當OE接地時，若G為高電平，74LS373接收由PPU輸出的地址信號；如果G為低電平，則將地址信號鎖存。工作原理：74LS373的輸出端O0O7可直接與總線相連。當三態允許控制端OE為低電平時，O

11、0O7為正常邏輯狀態，可用來驅動負載或總線。當OE為高電平時，O0O7呈高阻態，即不驅動總線，也不為總線的負載，但鎖存器內部的邏輯操作不受影響。      當鎖存允許端LE為高電平時，O隨數據D而變。當LE為低電平時，O被鎖存在已建立的數據電平 圖九 引角圖 圖十 功能表4) 555定時器應用國產雙極型定時器CB555電路結構圖。它是由比較器C1和C2，基本RS觸發器和集電極開路的放電三極管TD三部分組成。 VH是比較器C1的輸入端，v12是比較器C2的輸入端。C1和C2的參考電壓VR1和VR2由VCC經三個五千歐電阻分壓給出。在控制電壓輸入端

12、VCO懸空時，VR1=2/3VCC,VR2=1/3VCC。如果VCO外接固定電壓，則VR1=VCO,VR2=1/2VCO. RD是置零輸入端。只要在RD端加上低電平，輸出端v0便立即被置成低電平，不受其他輸入端狀態的影響。正常工作時必須使RD處于高電平。圖中的數碼18為器件引腳的編號。 圖 十一 555定時器邏輯符號555定時器是一種中規模集成電路，只要在外部配上適當阻容元件，就可以方便地構成脈沖產生和整形電路。 圖 十二 555定時器內部結構圖(A)電路組成555集成定時器由五個部分組成。1、 基本RS觸發器：由兩個“與非”門組成2、 比較器：C1、C2是兩個電壓比較器3、 分壓器：阻值均為

13、5千歐的電阻串聯起來構成分壓器，為比較器C1和C2提供參考電壓。4、 晶體管開卷和輸出緩沖器：晶體管VT構成開關，其狀態受端控制。輸出緩沖器就是接在輸出端的反相器G3，其作用是提高定時器的帶負載能力和隔離負載對定時器的影響。(B) 基本功能當時，輸出電壓為低電平，VT飽和導通。當時，時，時，C1輸出低電平，C2輸出高電平，Q0，飽和導通。當、時，C1、C2輸出均為高電平，基本RS觸發器保持原來狀態不變，因此、VT也保持原來狀態不變。當、時，C1輸出高電平，C2輸出低電平，Q1，VT截止。555定時器功能表輸 入輸 出閾值輸入(vI1)觸發輸入(vI2)復位()輸出()放電管T×

14、15;00導通 11截止10導通1不變不變 表二 555定時器邏輯功能表5)74LS04非門當輸入信號為高電平時，應保證三極管工作在深度飽和狀態，以使輸出電平接近于零。為此，電路參數的配合必須合適，保證提供給三極的基極電流大于深度飽和的基極電流。仔細觀察一下圖中給出的三極管開關電路即 可發現，當輸入為高電平時輸出等于低電平，而輸入為低電平時輸出等于高電平。因此輸出與輸入的電平之間是反向關系，它實際上就是一個非門。（亦稱反向器）。當輸入信號為高電平時，應保證三極管工作在深度飽和狀態，以使輸出電平接近于零。為此，電路參數的配合必須合適，保證提供給三極的基極電流大于 深度飽和的基極電流。 設計電路所

15、用的芯片是74LS04，如下圖所示： 圖十三 74LS04的內部結構圖功能表如下圖： 表三 非門功能表 邏輯符號 邏輯函數式Y= A圖十四 74LS04的管腳圖)74LS12三輸入與非門引出端符號 1A3A 輸入端 1B3B 輸入端 1C3C 輸入端 圖十五 74LS12引腳圖 功能表四、功能模塊 1）555多諧振蕩器組成脈沖發生器 多諧振蕩器不需要外加輸入信號，只要加上直流電源就能自動輸出相應頻率和寬度的矩形脈沖。由于矩形脈沖含有豐富的高次諧波，所以稱為多諧振蕩器。多諧振蕩器電路能從一種狀態翻轉到另一種狀態，變化極其迅速。多諧振蕩器的穩定度及頻率的準確度決定了數字鐘計時的準確程度，通常選用成

16、品振構成振蕩器電路。一般來說，振蕩器的頻率越高，計時精度越高。如果精度要求不高也可采用集成邏輯門與RC組成的時鐘源振蕩器或由集成定時器555與RC組成的多諧振蕩器。參考電路圖如圖所示 555_VIRTUALTimerGNDDISOUTRSTVCCTHRCONTRI28.86k?R157.72k?R2100?Rl10nFC10nFCf5VVs 圖十六 多諧振蕩器輸出波形圖如下所示： 振蕩器是數字鐘的核心。振蕩器的穩定度及頻率的準確度決定了數字鐘計時的準確程度，通常選用成品振構成振蕩器電路。一般來說，振蕩器的頻率越高，計時精度越高。如果精度要求不高也可采用集成邏輯門與RC組成的時鐘源振蕩器或由集成

17、定時器555與RC組成的多諧振蕩器。這里選用555組成的多諧振蕩器，多諧振蕩器的頻率可以設為為f0=1000HZ。2循環序列發生器兩個16進制加法計數器構成了一個64進制的計數器，由于是64秒改變一種狀態，所以用從右開始數的前二片74LS163組成一個64位加法計數器（按164進行把2個74LS163組裝計數器），每循環一次64位產生一個進位輸入到第三個74LS163，第三個74LS163是一個4位加法計數器，并通過它來控制預置控制電路中的4個73LS373的使能端，從而決定輸入的每種初態。用最左邊的74LS163組成一個4進制的加法計數器。電路圖如下： 圖十七 循環序列發生器電路3）預置控制

18、電路：74LS373構成預置控制電路部分，因為存在4種不同的初態，考慮到74LS373的高阻態而且它擁有8個輸出端正好符合要求，所以我們可以把這4種初態預先寄存在此。由于使能端關閉時74LS373的輸出是呈現高阻態所以可以把他們的輸出端直接相互連在一起然后分別送至2個74LS194移位寄存器的輸入端。電路圖如下：圖十八 預置控制電路部分4）控制顯示電路體現了題目要求的4種初態，64秒變換的方式圖十九 控制顯示電路五、總體設計電路圖在Multism2001中仿真此電路，64位的加法計數器每完成一次64計數，就會產生個進位信號，這個進位信號會控制4進制加法計數器的計數端使其計數，4進制的法計數器沒

19、產生一個數會和那個64位的進位信號一起通過一系列TTL門電路到達73LS373控制的預置電路。通過控制其使能端來控制初態的導入。我把4種不同的初態接到了兩片74LS194的輸入端，考慮到題目是要求右移，我把S1的直接和64位的進位信號端接到了一起，把S0一直接高電平。有進位信號時，S0S1是11會把一種 初態置進去。01時又會實現右移。自動預置4種不同的初狀態，每隔64秒改變一種，并在這四種初狀態循環，使得彩燈定時改變顯示的效果，四種不同的初狀態為：00001111，00010001，00110011，0111011164秒變換一種初態，變換初態后的64秒內是一直在循環右移的。依次往復運行。經過對以上各個步驟的總結可以的到最終的結果，通過軟件對最后的結果進行仿真，驗證本次試驗設計的正確性。總體的電路圖和仿真結果如下：六、課程設計心得課程設計剛開始，拿著選定的題目不知如何入手。畢竟課程設計不同于實驗課，電路圖都要自己