1、第第5 5章章 存儲器原理與接口存儲器原理與接口控制器控制器運算器運算器存儲器存儲器輸入設備輸入設備輸出設備輸出設備主要內容主要內容n存儲器分類存儲器分類n多層存儲構造概念多層存儲構造概念 n主存儲器及存儲控制主存儲器及存儲控制 n 8086系統的存儲器組織系統的存儲器組織 5.15.1存儲器分類存儲器分類存儲器：指許多存儲單元的集合，存儲器：指許多存儲單元的集合，用以存放計算機要執行的程序用以存放計算機要執行的程序和有關數據。存儲器根據其在和有關數據。存儲器根據其在計算機系統的位置和作用分為計算機系統的位置和作用分為內存儲器、外存儲器和高速緩內存儲器、外存儲器和高速緩沖存儲器等沖存儲器等內存

2、儲器：指內存儲器：指CPUCPU經過指令可以經過指令可以直接訪問的存儲器直接訪問的存儲器外存儲器：是內存儲器的補充，外存儲器：是內存儲器的補充，普通不能為普通不能為CPUCPU直接訪問，通常直接訪問，通常存放當前不活潑的程序和數據，存放當前不活潑的程序和數據，磁盤、磁帶、光盤、閃存磁盤、磁帶、光盤、閃存U U盤盤緩沖存儲器：主要在兩個不同任緩沖存儲器：主要在兩個不同任務速度的部件之間起緩沖作用務速度的部件之間起緩沖作用按構成存儲器的器件和存儲介質分類按構成存儲器的器件和存儲介質分類 半導體存儲器半導體存儲器 磁盤和磁帶等磁外表存儲器磁盤和磁帶等磁外表存儲器 光電存儲器光電存儲器 按存取方式分類

3、按存取方式分類 隨機存儲器隨機存儲器RAM(RandomAccessMemory) 只讀存儲器只讀存儲器ROMRead-Only Memory 串行訪問存儲器串行訪問存儲器(Serial Access Storage)按在計算機中的作用分類按在計算機中的作用分類 主存儲器主存儲器(內存內存) 輔助存儲器輔助存儲器(外存外存) 高速緩沖存儲器高速緩沖存儲器(Cache) 本課程中所謂的存儲器指主存儲器本課程中所謂的存儲器指主存儲器半導體存儲器半導體存儲器n什么叫半導體？ 導電性能介于導體與絕緣體之間的資料，叫做半導體例如：鍺、硅、砷化鎵等 半導體在科學技術，工農業消費和生活中有著廣泛的運用例如：

4、電視、半導體收音機、電子計算機等 n 半導體存儲器RAMRAM靜態靜態RAMRAMSRAMSRAM動態動態RAMRAMDRAMDRAM組合組合RAMRAMIRAMIRAMFlashFlashROMROM掩膜型掩膜型ROMROM可編程可編程ROMROMPROMPROM可擦除可編程可擦除可編程ROMROMEPROMEPROM電可擦除可編程電可擦除可編程ROMROME2PROM)E2PROM)半導體存儲器半導體存儲器SRAM：其存儲電路是以雙穩態觸發器為根底，只需不掉電，：其存儲電路是以雙穩態觸發器為根底，只需不掉電，信息永不會喪失，不需求刷新電路。信息永不會喪失，不需求刷新電路。SRAM的主要性能

5、是：存的主要性能是：存取速度快、功耗較大、容量較小。它普通適用于構成高速緩沖取速度快、功耗較大、容量較小。它普通適用于構成高速緩沖存儲器存儲器Cache。DRAM：是依托電容來存儲信息，電路簡單集成度高，但電容：是依托電容來存儲信息，電路簡單集成度高，但電容漏電，信息會喪失，故需求公用電路定期進展刷新。漏電，信息會喪失，故需求公用電路定期進展刷新。DRAM的的主要性能是：容量大、功耗較小、速度較慢。它被廣泛地用作主要性能是：容量大、功耗較小、速度較慢。它被廣泛地用作內存貯器的芯片。內存貯器的芯片。 5.2 5.2 多層存儲構造概念多層存儲構造概念 n將兩個或兩個以上速度、容量和價錢各不一樣的存

6、儲器用硬件、軟件或軟硬件相結合的方法銜接起來 構成存儲系統。n系統的存儲速度接近最快的存儲器，容量接近最大的存儲器。外存平均訪問時間外存平均訪問時間ms級級硬盤硬盤910ms光盤光盤80120ms內存平均訪問時間內存平均訪問時間ns級級SRAM Cache15nsDRAM內存內存715nsEPROM存儲器存儲器 100400ns2 2、主存與輔存之間的關系、主存與輔存之間的關系n主存主存:(半導體資料組成半導體資料組成)n優優:速度較快速度較快n缺缺:容量居中容量居中,單位本錢高單位本錢高,價錢居中。價錢居中。n輔存輔存:(光盤光盤,磁盤磁盤)n優優:容量大容量大,信息長久保管信息長久保管,單

7、位本錢低單位本錢低.n缺缺:存取速度慢存取速度慢nCPU正在運轉的程序和數據存放在主存正在運轉的程序和數據存放在主存n暫時不用的程序和數據存放在輔存暫時不用的程序和數據存放在輔存n輔存只與主存進展數據交換輔存只與主存進展數據交換1 1、主存和高速緩存之間的關系、主存和高速緩存之間的關系nCache引入:n為處理cpu和主存之間的速度差距,提高整機的運算速度,在cpu和主存之間插入的由高速電子器件組成的容量不大,但速度很高的存儲器作為緩沖區。nCache特點n存取速度最快，容量小，存儲控制和管理由硬件實現。nCache任務原理程序訪問的部分性n在較短時間內由程序產生的地址往往集中在存儲器邏輯地址

8、空間的很小范圍內。這種對部分的存儲器地址頻繁訪問，而對此范圍以外的地址訪問甚少的景象就稱為程序訪問的部分性。CacheCache存儲層次：存儲層次：CacheCache主存層次主存層次 處理處理CPUCPU與主存的速度上的差距與主存的速度上的差距虛擬存儲層次：主存虛擬存儲層次：主存輔存層次輔存層次 處理存儲的大容量要求和低本錢之間的矛處理存儲的大容量要求和低本錢之間的矛盾盾 CPU輔助硬件Cache主存輔助軟硬件主存輔存Cache存儲層次存儲層次虛擬存儲層次虛擬存儲層次虛擬存儲器虛擬存儲器虛擬地址虛擬地址邏輯地址或邏輯地址或程序地址程序地址主存儲器主存儲器實地址實地址物理地址物理地址n4.5

9、虛擬存儲器n 虛擬存儲器Virtual Memory指的是為了擴展容量把輔存當作主存運用，它將主存和輔存的地址空間一致編址，構成一個龐大的存儲空間。程序運轉時用戶訪問輔存中的信息可以運用與訪問主存同樣的尋址方式，所需求的程序和數據由輔助軟件和硬件自動調入主存，該存儲空間就稱為虛擬存儲器。虛擬存儲器和Cache相比有以下的主要區別：n1虛擬存儲器可以彌補主存和輔存之間的容量差距；而Cache可以彌補主存與CPU之間的速度差距。n2虛擬存儲器傳送的信息塊可以按分頁、分段等方式，長度可達幾百KB；Cache每次傳送的信息塊是定長的，只需幾十字節。n3CPU不能直接訪問輔存，但可以直接訪問Cache。

10、n4虛擬存儲器由輔助軟件和硬件相結合來劃分信息塊和調度程序；Cache存取信息過程和地址變換等全部由輔助硬件實現。 n主存輔存構造n 采用主存輔存的存儲層次構造主要目的是處理大容量和低本錢的矛盾，它的存取速度與主存接進，有輔存的大容量和較低的價錢。n Cache主存 構造 n 采用Cache主存構造的主要目的是彌補CPU與主存間在速度上的差別，在CPU與主存間增設一級存儲容量不大但速度很高的Cache，借助于輔助硬件把Cache和主存構成一個整體就能彌補主存速度的缺乏。存儲器的性能目的【容量】【速度】【可存儲器的性能目的【容量】【速度】【可靠性】。靠性】。n存儲容量：是存儲器系統的首要性能目的

11、，由于存儲容量：是存儲器系統的首要性能目的，由于存儲容量越大，那么系統可以保管的信息量就越存儲容量越大，那么系統可以保管的信息量就越多，相應計算機系統的功能就越強；多，相應計算機系統的功能就越強；n存取時間：指從啟動一次存儲器操作到完成該操存取時間：指從啟動一次存儲器操作到完成該操作所閱歷的時間，又稱為讀寫周期。作所閱歷的時間，又稱為讀寫周期。n存取周期：延續啟動兩次獨立的存儲操作所需間存取周期：延續啟動兩次獨立的存儲操作所需間隔的最小時間。隔的最小時間。n存儲器可靠性：也是存儲器系統的重要性能目的。存儲器可靠性：也是存儲器系統的重要性能目的。通常用平均缺點間隔時間來衡量。通常用平均缺點間隔時

12、間來衡量。n功耗：功耗通常是指每個存儲元耗費功率的大小功耗：功耗通常是指每個存儲元耗費功率的大小5.3主存儲器及存儲控制2、主存儲器的根本操作n讀操作讀操作n寫操作寫操作CPUMAR容量：2k字字長：n位MBRReadWrite內部存儲器CPU與內存銜接表示圖存儲器地址存放器MAR存儲器緩沖存放器MBR地址總線k位數據總線n位靜態存儲器靜態存儲器SRAM通常有通常有6個個MOS管構成管構成的觸發器作為根本存儲的觸發器作為根本存儲電路電路動態存儲器動態存儲器DRAMRAM5.3.2主存儲器的根本組成單個單個MOS管組成根本存儲電路管組成根本存儲電路靜態RAMSRAM靜態存儲單元電路靜態存儲單元電

13、路 1T4T雙穩態觸發器雙穩態觸發器5TT6、控制管控制管7TT8、控制管控制管MOS場效應管MOSFETMetal-Oxide-Semiconductor Field-Effect-TransistorSRAM的特點：的特點： 存儲元由雙穩電路構成，存儲信息穩定存儲元由雙穩電路構成，存儲信息穩定 讀寫速度快，信息讀出非破壞性讀寫速度快，信息讀出非破壞性 所用管子數目多，單個器件容量小所用管子數目多，單個器件容量小 T1、T2總有一個處于導通形狀，功耗較大總有一個處于導通形狀，功耗較大 SRAM通常用來做通常用來做Cache動態動態RAMDRAM單管動態存儲電路單管動態存儲電路DRAM的特點的

14、特點 所用管子少，芯片位密度高所用管子少，芯片位密度高 功耗小功耗小 存取速度慢存取速度慢 信息讀出，存儲器內容破壞，信息讀出，存儲器內容破壞， 需求需求刷新刷新DRAM主要用來做內存主要用來做內存將存放于每位中的信息讀出再照原樣寫入原單元的過程將存放于每位中的信息讀出再照原樣寫入原單元的過程-刷新刷新存儲體由大量的根本存儲電路組成存儲體由大量的根本存儲電路組成一個存儲芯片除了存儲體外，還有許多外圍一個存儲芯片除了存儲體外，還有許多外圍電路組成電路組成1、存儲體、存儲體n256kX1位，512kX1位，1024kX1位n256kX4位，512kX8位，64kX8位n外圍電路：n 地址譯碼器：接

15、納來自CPU的n位地址，經譯碼后產生2n個地址選擇信號，實現對片內存儲單元的選址。n 片選控制端CS：接納片選信號CS及來自CPU的讀/寫控制信號，構成芯片內部控制信號， I/O電路：控制數據的讀出和寫入，具有放大信號作用。典型的典型的RAM表示圖表示圖地址譯碼器地址譯碼器I/O電路電路片選控制端片選控制端CS*集電極開路或三態輸出緩沖器集電極開路或三態輸出緩沖器數據線R/W單譯碼方式單譯碼方式(字構造：由一個譯碼器進展地址譯碼，譯碼器字構造：由一個譯碼器進展地址譯碼，譯碼器輸出線的數量與存儲器單元個數一樣。輸出線的數量與存儲器單元個數一樣。雙譯碼方式復合譯碼構造：采用兩個譯碼器組成單元選擇雙

16、譯碼方式復合譯碼構造：采用兩個譯碼器組成單元選擇譯碼電路，分別稱為行譯碼譯碼電路，分別稱為行譯碼X譯碼和列譯碼譯碼和列譯碼Y譯碼。譯碼。雙譯碼方式的優點是節省了譯碼器輸出線的條數。雙譯碼方式的優點是節省了譯碼器輸出線的條數。如如1K存儲單元，用單譯碼方式需求譯碼器輸出存儲單元，用單譯碼方式需求譯碼器輸出1024條譯碼輸條譯碼輸出線；而采用雙譯碼方式只需求出線；而采用雙譯碼方式只需求32+32=64條輸出線。條輸出線。3地址譯碼方式地址譯碼方式單譯碼單譯碼譯譯碼碼器器A9A8A7A6A5A4A3A2A1A0102401存儲單元存儲單元1024個單元個單元雙譯碼雙譯碼行行譯譯碼碼3210列譯碼列譯

17、碼013264個單元個單元A2A1A0A4A3A5 A6 A7A8 A9 存儲器的系統構造3232=1024存儲單元驅動器X譯碼器地址反向器I/O電路Y譯碼器地址反向器控制電路輸出驅動12321232輸入輸出321231讀/寫選片1A0A2A3A4A5A6A7A8A9A3212315.4 80865.4 8086系統的存儲器組織系統的存儲器組織n1、不同方式下CPU的存儲器接口n8086最小方式 最大方式控制信號n 由S2-S0經8288譯碼給出5.4 80865.4 8086系統的存儲器組織系統的存儲器組織 2 2、存儲器接口應思索的幾個問、存儲器接口應思索的幾個問題題 存儲器與存儲器與CP

18、UCPU之間的時序配之間的時序配合合 CPU CPU總線負載才干總線負載才干 存儲芯片的選用存儲芯片的選用CS OECS OEq有效時，可以對該芯片進展讀寫操作3 3、CPU CPU 提供的信號線提供的信號線 數據線數據線 D15 D15D0D0 地址線地址線 A19 A19A0A0 存儲器或存儲器或I/OI/O端口訪問信號端口訪問信號M/IOM/IO RD RD 讀信號讀信號 WR WR 寫信號寫信號 BHE BHE 總線高字節有效信號總線高字節有效信號MOV AL 0000MOV AH 0001MOV AX 00005.4.2 5.4.2 存儲器接口舉例存儲器接口舉例n1、EPROMn2、

19、RAM存儲器芯片的擴展與銜接存儲器芯片的擴展與銜接n根本存儲器芯片模型n (1)地址線的銜接；n (2)數據線的銜接；n (3)控制線的銜接。n根本存儲器芯片模型n地址線的位數：決議了芯片內可尋址的單元數目，如1kX4位，有10條地址線，那么可尋址的單元數為210=1024個； 16K1有14條地址線，可尋址的單元數為214=16K個。n數據線的根數：決議片內位數，1、4、8位n控制線：SRAM芯片的控制引腳信號普通有：芯片選擇信號CS、讀/寫控制信號，對DRAM還有行、列地址選通訊號。可擦除可編程可擦除可編程ROM(EPROM)ROM(EPROM) * *特征：用戶可多次修正信息特征：用戶可

20、多次修正信息( (電寫入、光擦除電寫入、光擦除) )； * *存儲元形狀：用浮置雪崩注入存儲元形狀：用浮置雪崩注入MOSMOS管管/ /疊柵注入疊柵注入MOSMOS管的浮置管的浮置柵能否帶負電荷表示柵能否帶負電荷表示“1“1/“0/“0( (以疊柵注入以疊柵注入MOSMOS管為例管為例) )； * *寫數據寫數據“1“1( (寫入寫入) )： 如右圖，脈沖寬度約如右圖，脈沖寬度約50ms50ms； * *數據讀出：如右圖，讀出周期數據讀出：如右圖，讀出周期usus級。級。 * *寫數據寫數據“0“0 ( (擦除擦除) )：用紫外線照射：用紫外線照射10102020分鐘分鐘( (浮置柵上電子獲得

21、光子能量浮置柵上電子獲得光子能量電子穿過電子穿過SiO2SiO2層與基體電荷中和層與基體電荷中和)整個芯片一同擦除；整個芯片一同擦除； 字線字線X X位線位線D D(b)(b)讀出形狀讀出形狀(a)(a)寫寫1 1形狀形狀0V0V 字線字線X X位線位線D D+25V+25V+25V+25VD DS SP P基體基體N N源極源極S S漏極漏極D D控制柵控制柵GCGCSiOSiO2 2N N浮置柵浮置柵GfGfP P基體基體N N源極源極S S漏極漏極D D控制柵控制柵GCGCSiOSiO2 2N N+ + + + + + + + +- - - - - - - - -GCGC1、ROM擴展電

22、路n地址線：地址線：A0-An；n數據線：數據線：D0-D7；n輸出允許信號：輸出允許信號：OE；n選片信號：選片信號：CS1，重點了解片選的信號的含義。，重點了解片選的信號的含義。nVCC,GND-電源線和地線電源線和地線nVPP-編程電壓編程電壓EPROM芯片2716n存儲容量為2K8n24個引腳：n11根地址線A10A0n8根數據線DO7DO0n片選/編程CS/PGMn讀寫OE*n編程電壓VPPVDDA8A9VPPOEA10CS/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1D

23、O2VssEPROM芯片2764n存儲容量為8K8n28個引腳：n13根地址線A12A0n8根數據線D7D0n片選CE*n編程PGM*n讀寫OE*n編程電壓VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D3123456789101112131428272625242322212019181716151 12 23 34 45 56 67 78 89 91010111112121313141415151616171718181919202021212222232324242525262627272828Vpp

24、VppA12A12A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0D0D0D1D1D2D2GNDGNDD3D3D4D4D5D5D6D6D7D7CECEA10A10OEOEA11A11A9A9A8A8A13A13A14A14VccVcc2725627256引腳圖引腳圖A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0CECEOEOED7D7D6D6D5D5D4D4D3D3D2D2D1D1D0D02725627256邏輯圖邏輯圖EPROM芯片芯片27256例5-1設計一個ROM擴展電路，容量3

25、2K字，地址從00000H開場。1 12 23 34 45 56 67 78 89 91010111112121313141415151616171718181919202021212222232324242525262627272828VppVppA12A12A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0D0D0D1D1D2D2GNDGNDD3D3D4D4D5D5D6D6D7D7CECEA10A10OEOEA11A11A9A9A8A8A13A13A14A14VccVcc2725627256引腳圖引腳圖n分析芯片數量n分析地址總線和數據總線數量n分析電路銜接接口地址譯碼器27

26、32o7-0A11-0CE2732CEOEA11 0IOMA19-A13OED15-D8A12-A1D7-D0RDo7-0CS 圖 4-9 8086CPU 與 EPROM 的連接 2、RAM擴展電路位擴展(加大字長) 例 用8個16K1bit芯片組成16K8bit的存儲器。A0A13D0D1D2D716K1CSCSCSCSWEWEWEWE16K1D0D1D2D7存儲芯片的位擴展：存儲芯片的位擴展：D0D7用64K1bit的芯片擴展實現64KB存儲器進展位擴展時，模塊中一切芯片的地址線和控制線互連構成整個模塊的地址線和控制進展位擴展時，模塊中一切芯片的地址線和控制線互連構成整個模塊的地址線和控制

27、線，而各芯片的數據線并列位線擴展構成整個模塊的數據線線，而各芯片的數據線并列位線擴展構成整個模塊的數據線8bit寬度。寬度。 A 0 A15R/WCS等效為64K*8A 0 A15D0 D7R/WCS存儲器容量的擴展存儲器容量的擴展字擴展(擴展地址) CSWECSWECSWECSWE16K416K416K416K4A0A13WED0D1D2D3譯碼器譯碼器A14A15123D0 D3D0 D3D0 D3D0 D349存儲芯片的字擴展：存儲芯片的字擴展：用8K8bit的芯片擴展實現64KB存儲器D 0 D7CS 3-8譯碼器Y0Y1Y7A 13 A 14 A 15 進展字擴展時，模塊中一切芯片的地址線、控制線和數據線互連構成整個模塊進展字擴展時，模塊中一切芯片的地址線、控制